什麼是「綜合」？

合成始於 RTL 程式碼，該程式碼透過寄存器、運算及資料流來描述數位電路的行为。合成過程包含幾個關鍵步驟：

1. 解析與細化：合成工具會讀取 RTL 程式碼、檢查錯誤，並建立設計的內部模型，同時解析模組與層級結構。
2. 技術映射：此工具將 RTL 邏輯轉換為由目標技術庫中的標準邏輯閘與觸發器所組成的網路。
3. 優化：網表會針對設計目標（例如最小佔板面積、低功耗及高性能）進行優化。通常會採用邏輯最小化、重新定時及資源共享等技術。
4. 約束處理：設計人員會提供諸如時鐘週期、時序要求及面積限制等約束條件。綜合工具會在優化過程中嘗試滿足這些約束條件。
5. 輸出生成：最終結果為閘極層級的網表，該網表將用於後續步驟，例如實體設計 、佈置及佈線。

合成工具還會針對設計是否符合指定目標提供回饋。例如，它們可以評估電路是否能以預期的時脈速度運作，或是是否符合特定的面積預算。透過這些回饋，設計人員得以在設計流程的早期階段，針對 RTL 程式碼或約束條件進行優化。

合成與驗證及測試密切相關。在合成過程中，可插入測試結構，以確保製造出的晶片能有效進行缺陷測試。合成工具亦與形式驗證工具協同運作，後者會檢查閘極層網表是否在功能上等同於原始的 RTL 程式碼，有助於在製造前偵測錯誤。

RTL 合成特指將寄存器傳輸層代碼轉換為閘極層網表，而邏輯合成則是一個更廣泛的術語，可涵蓋各抽象層級的優化與轉換。在實際應用中，這兩個術語在數位積體電路設計的語境下常被互換使用。

現代合成技術正迅速演進。機器學習正被用於預測設計變更的影響，並提升優化效果。基於雲端的合成技術使大規模設計的週轉時間更短。將合成與佈局佈線整合的統一流程，有助於應對先進晶片日益增加的複雜性與整合需求。

綜合設計為半導體設計流程帶來了一系列重要優勢：

• 自動化：透過將高階設計自動轉換為可製造的硬體，從而減少人工投入。
• 優化：透過先進演算法，改善功耗、效能及佔用面積等關鍵設計指標。
• 可擴展性：能處理日益複雜的設計，從小型控制器到大型系統單晶片（SoC）裝置皆可勝任。
• 可預測性：針對品質指標提供早期回饋，協助設計師在進行實體實作前做出明智的決策。
• 整合：可與驗證、測試及實體設計 工具無縫整合，從而簡化整個晶片開發流程。
• 一致性：確保從 RTL 到晶圓的整個過程中，設計意圖得以保留，從而提升可靠性與良率。

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• 針對FPGA 設計， 新思科技 提供Synplify®——一款廣泛應用的合成解決方案，能為可程式邏輯設計提供高品質的合成結果，並著重於自動插入安全與高可靠性邏輯，確保高效映射與時序收斂。
• 關於 ASIC 設計， 新思科技 提供業界標準的 RTL 合成工具「Design Compiler®」，以及整合合成、佈置與佈線功能的統一 RTL 至 GDSII 流程「Fusion Compiler™」。這些解決方案有助於工程師在先進製程節點上優化功耗、效能與佔用面積。

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