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重點摘要
- 定義：軟硬體協同設計是指同時（而非依序）設計晶片與在其上執行的軟體的實務做法，以確保完整的系統能滿足其效能、功耗和延遲目標。
- 核心機制：關於矽晶的架構決策是在考量軟體工作負載的情況下做出的，而軟體則會根據硬體的約束條件進行修改和精進，兩者並在晶片製造前共同完成驗證。
- 關鍵差異點：對於物理 AI 而言，協同設計使得在嚴格的能源、延遲和散熱預算內，於裝置上執行多模態感知與推論成為可能。
- 主要價值：相較於循序式設計流程，它能提供更高的每瓦效能、首次試產即成功（first-pass silicon success）、更快的上市時程，以及更低的風險。
- Synopsys 的角色：Synopsys 提供涵蓋整個協同設計流程的工具——包含架構探索、RTL 與功耗最佳化、AI 驅動的設計空間最佳化、3D-IC 設計以及模擬——支援從晶片到系統的工程解決方案。
定義
軟硬體協同設計是一種工程方法，在此方法中，晶片與在其上執行的軟體是同時進行設計，並在兩者之間交換資料與約束條件。在傳統流程中，硬體和軟體是分開開發的，並在設計流程的後期才進行整合。在協同設計流程中，晶片的架構決策是在考量軟體工作負載的情況下做出的，而軟體則會根據硬體的約束條件進行修改和精進。其目標是讓系統中的硬體與軟體緊密匹配，以滿足嚴苛的效能和效率目標。
當系統幾無容錯空間、必須在固定的功耗預算內提供高效能運算、以目標速度通訊並可靠運作時，這種方法尤其重要。物理 AI 系統正是屬於這一類。關於協同設計所產生的加速器定義，請參見什麼是 AI 加速器？；本文則聚焦於實現高效 AI 系統單晶片（SoC）的協同設計工作流程。
為什麼物理 AI 需要協同設計
物理 AI 系統必須透過多個感測器感知其環境、解讀眾多輸入並採取行動，通常必須在毫秒內完成，且往往仰賴電池供電。在裝置上（而非雲端中）執行大型多模態模型，會將運算置於靠近感測器與致動器的位置，這能降低延遲，但同時也將對高效處理的需求集中在晶片本身。有三個約束條件使得這項任務變得困難，也讓協同設計成為必要。
| 約束條件 | 物理 AI 的困難之處 | 協同設計回應 |
| 每瓦效能 | 行動系統依賴自身電源，因此有用的衡量標準是在功耗預算內的輸送量（每瓦 TOPS），而非原始輸送量。 | 從一開始就在架構設計的同時優化功耗 |
| 延遲 | 信號必須在感測器、運算和致動器之間以足夠快的速度傳輸，以支援即時動作。 | 將加速器與記憶體架構匹配至工作負載 |
| 熱與物理極限 | 高效率的矽晶片運行溫度更低，且符合物理裝置的尺寸與重量限制。 | 電源完整性與熱感知簽核 |
通用處理器很難同時滿足這三項要求。要達到這些要求，需要專用矽晶片（例如類神經處理單元 [NPU] 與 AI 加速器 IP），並與其將執行的軟體進行協同設計。為什麼次世代 NPU 對物理 AI 至關重要一文探討了多模態物理 AI 對次世代 NPU 所提出的要求。
圖 1 — 三大約束條件。 物理 AI SoC 必須同時滿足每瓦效能、延遲和熱極限。單獨優化其中任何一項往往會損害其他項目的表現，這就是為什麼硬體和軟體需要共同設計而非循序設計的原因。
協同設計工作流程
物理 AI SoC 的協同設計在流程的每個階段將硬體與軟體視角結合。Synopsys, Inc. (Nasdaq: SNPS) 提供用於設計、簽核和驗證所有階段的工具。
圖 2 — 協同設計工作流程。 四個階段相互提供依據：架構探索根據目標工作負載設定結構；功耗與效能優化使設計保持在預算範圍內；AI 驅動的優化搜尋設計空間；而整合與驗證則在下線 (tape-out) 前確認硬體和軟體的行為是否正確配合。虛線回饋箭頭顯示了其迭代本質 — 任何階段的發現都可以修正先前的決定。
1. 架構探索
協同設計在編寫任何暫存器傳輸級 (RTL) 程式碼之前就已開始，透過針對目標工作負載評估候選架構。Synopsys Platform Architect 支援對處理器、記憶體和互連選項進行早期探索，因此架構師可以了解設計將如何處理預期的 AI 工作負載，以及瓶頸（通常是記憶體頻寬）將出現在何處。Synopsys RTL Architect 執行早期的架構探索與優化，並分析和優化 RTL 的功耗、效能、面積 (PPA) 及壅塞影響。
2. 功耗與效能優化
由於每瓦效能是核心約束條件，因此功耗會在早期進行分析與最佳化，而非在最後階段才檢查。Synopsys SpyGlass Power 可在 RTL 階段評估並降低功耗，而 Synopsys RedHawk-SC 則在流程後段提供電源完整性簽核。Synopsys PrimePower 提供全面、具備實體感知且符合簽核精度的功耗分析解決方案，涵蓋從早期 RTL 探索到最終閘極層級簽核的完整流程，Synopsys Fusion Compiler 則將具備功耗感知能力的合成與實體實作延伸至佈局。在多個階段進行功耗最佳化，有助於設計在成熟過程中始終維持在預算範圍內。
3. AI 驅動的設計最佳化
設計空間探索本身也可以透過 AI 來加速。Synopsys DSO.ai 運用機器學習在設計空間中搜尋，以獲得比在相同時程內通常透過手動迭代所能找到更佳的功耗、效能與面積成果。3DIC Compiler 透過提供統一、可擴充且自動化的環境來解決 3D IC 設計的獨特挑戰，此環境整合了晶片與封裝協同設計，能為複雜的多晶片設計實現更佳的功耗、效能、面積 (PPA) 並縮短上市時間。
4. 整合與驗證
加速器必須與周邊 SoC 緊密整合，且硬體與軟體必須在晶片實際存在之前共同進行驗證。Synopsys ZeBu 模擬系統讓團隊能夠在早期針對硬體設計執行真實的軟體工作負載，以便在下線 (tape-out) 的很久以前就能讓硬體與軟體契合。在任何晶片實際存在之前針對設計執行生產軟體，意味著要使用電子數位孿生，這是在設計階段使用、且在整個生命週期中皆可適用的電子硬體虛擬複本。加速器與完整 SoC 所需的介面、基礎架構與安全 IP 共同進行整合。
協同設計流程中的關鍵技術
流程中的每個階段都依賴具備獨特功能的工具。按功能而非按其在時程中出現的位置將其分組，有助於釐清各自的貢獻。
| 階段 / 功能 | 功能說明 | Synopsys 技術 |
| 架構探索 | 針對 AI 工作負載評估架構；針對 PPA 與壅塞情況最佳化 RTL | Platform Architect、RTL Architect |
| RTL 功耗分析 | 在早期 RTL 階段降低功耗 | SpyGlass Power |
| 功耗分析與簽核 | 從 RTL 到閘極層級簽核的具備實體感知功耗分析 | PrimePower |
| 電源完整性簽核 | 在流程後段確認電源傳遞 | RedHawk-SC |
| 合成與實作 | 具備功耗感知的合成，一路延伸至佈局 | Fusion Compiler |
| AI 驅動的設計空間最佳化 | 尋求更佳的功耗、效能與面積 (PPA) | DSO.ai |
| 3D-IC 設計 | 為多晶粒整合晶片與封裝協同設計 | 3DIC Compiler |
| 硬體軟體驗證 | 在實體晶片產出前於設計上執行軟體 | ZeBu 硬體模擬 |
實務上的協同設計
協同設計的價值在量產晶片中顯而易見。邊緣 AI 公司 SiMa.ai 在設計用於多模態物理 AI 的第二代 Modalix SoC 時，使用 Synopsys 工具與 IP 在內部執行完整的設計至光罩製作 (tape-out) 流程，並實現了首版晶片 (A0) 無錯誤一次成功。SiMa.ai 表示，Modalix 提供「高達替代方案 10 倍的每瓦效能」，且在配置為四晶片叢集時，「高達 200 TOPS」。
該團隊將此歸功於硬體模擬上的早期硬體軟體整合。「透過 ZeBu，我們甚至在晶片送達之前就能執行 Llama 模型工作負載，這有助於我們對設計的健全性與軟體的成熟度建立信心，」SiMa.ai 硬體工程副總裁 Srivi Dhruvanarayan 表示。完整說明請見 SiMa.ai 客戶成功案例。
協同設計與傳統循序設計的比較
協同設計與傳統循序流程之間的差異，並列時最為明瞭。
| 維度 | 傳統循序設計 | 硬體軟體協同設計 |
| 工作順序 | 硬體優先，晶片產出後才進行軟體 | 硬體與軟體同時開發 |
| 整合時間點 | 較晚，於光罩製作 (tape-out) 之後 | 較早，於硬體模擬與虛擬模型上進行 |
| 功耗最佳化 | 在接近尾聲時進行檢查 | 從架構開始即進行最佳化 |
| 重新下線 (respins) 風險 | 較高，問題在製造後才浮現 | 問題在矽晶片製造前浮現，成本更低 |
| 符合物理 AI 的預算要求 | 難以達成每瓦效能目標 | 專為達成這些目標而設計 |
圖 3 — 協同設計與循序式設計的比較。在循序式時間軸中，軟體整合必須等待矽晶片完成，導致問題在後期才浮現且修正成本高昂。在協同設計時間軸中，硬體與軟體並行開發，並在模擬器上及早交會，以便在試產前發現並解決問題。協同設計時間軸被突顯為達成物理 AI 預算要求的途徑。
軟硬體協同設計的關鍵效益
更高的每瓦效能
透過同時設計矽晶片與軟體，系統能夠達成行動式物理 AI 所依賴的每瓦 TOPS 目標，這是通用型方法難以實現的。
首次矽片製程成功
在試產前共同驗證硬體與軟體，可降低晶片重新設計（respin）的風險，這類重製往往耗資數百萬美元並拖延數月的時程。
縮短產品上市時間
採並行開發而非循序開發硬體與軟體，能有效縮短整體專案時程。
降低開發風險
及早在模擬器與虛擬模型上浮現整合問題，意味著在修正成本仍低時就能將其解決。
產業應用
| 產業 | 協同設計的關鍵應用領域 | 範例 |
| 汽車 | 受限於安全與功耗條件的 ADAS 與自動駕駛 SoC | 與軟體堆疊進行協同設計的感知與推論矽晶片 |
| 機器人學 | 用於感知與控制的裝置端推論 | 與機器人工作負載相匹配的高效率加速器 |
| 邊緣 AI 裝置 | 在嚴格功耗預算下維持隨時運作的感知能力 | 在本地端執行多模態模型的智慧型相機與感測器 |
| 無人機與 UAV | 低重量、低功耗的自主飛行能力 | 為提升效率而進行協同設計的飛行與導航運算 |
工程上的挑戰
系統複雜度
硬體與軟體協同設計增加了互動決策的數量，這需要嚴謹的架構與跨團隊協作。
工具與 IP 整合
高效率的 SoC 整合了加速器、介面 IP、基礎 IP 和安全 IP，這些元件必須協同運作；透過一致的工具鏈整合，更能發揮綜效。
記憶體頻寬
大型 AI 模型經常受限於記憶體頻寬；在不超出功耗預算的情況下提供足夠的頻寬，是核心的協同設計挑戰。
硬體軟體驗證工作量
在下線 (tape-out) 之前驗證硬體與軟體的行為是否正確，需要模擬器 (emulation) 與虛擬模型基礎架構，以及建構具代表性測試工作負載的心力。
常見問題
軟硬體協同設計是指同時設計晶片與在其上執行的軟體的實務做法，使完整的系統能夠達成其效能、功耗和延遲目標。它取代了硬體和軟體分開開發並在設計後期才進行整合的循序式流程。
物理 AI 系統必須在嚴格的功耗、延遲和散熱約束下，於裝置上執行嚴苛的 AI 工作負載。同時設計矽晶與軟體可讓工程師將兩者緊密匹配，以滿足這些約束條件，而這通常是循序式流程難以達成的。
神經處理單元（NPU）是專門的矽晶元件，其執行 AI 推論的效率遠高於通用處理器。在 AI 系統單晶片中，它負責處理感知與推論工作負載，這正是物理 AI 裝置能夠在功耗預算內即時處理感測器資料的原因。
每瓦兆次運算（TOPS per watt）是用來衡量晶片在消耗每瓦電力時可提供多少兆次運算的指標。對於需自備電源的行動物理 AI 系統而言，此效率指標比原始產能更為重要，因為它決定了電池續航力與散熱表現。
模擬（Emulation）能讓團隊在製造晶片之前，針對硬體設計執行真實的軟體工作負載。這種早期整合能在修復成本尚低時浮現效能與功耗問題，並建立硬體與軟體將在光罩製作（tape-out）時順利協同運作的信心。
在傳統設計中，硬體會先完成，軟體則在矽晶可用後才進行整合，因此整合問題往往在後期才浮現。在協同設計中，硬體與軟體係採平行開發並在早期共同進行驗證，這降低了晶片重洗（respins）的風險，並有助於達成嚴格的效率目標。
常見的類別包含架構探索（Platform Architect、RTL Architect）、RTL 與功耗最佳化（SpyGlass Power、PrimePower、Fusion Compiler）、電源完整性簽核（RedHawk-SC）、AI 驅動的設計空間最佳化（DSO.ai）、3D-IC 設計（3DIC Compiler），以及用於軟硬體驗證的模擬（ZeBu）。
不會。協同設計將大部分的整合與驗證工作轉移至矽晶產出前的虛擬模型與模擬，但最終的驗證仍需要實體硬體，特別是針對安全關鍵產品。
探索 Synopsys IP 與設計解決方案
建構高效的物理 AI SoC 取決於在整個設計流程中匹配晶片與軟體。深入瞭解 用於 AI SoC 的 Synopsys IP 與設計解決方案。
延伸閱讀
- 什麼是「物理 AI 」？——本主題的更廣泛工程背景。
- 為什麼新一代 NPU 對物理 AI 不可或缺 — 探討 NPU 架構如何為多模態物理 AI 進行演進。
- 從概念到下線：SiMa.ai 實現適用於物理 AI 的無錯誤 A0 矽晶片 — 生產級硬體軟體協同設計案例研究。
- 從代幣到物理：神經形態運算將如何推動「物理 AI」——新興的低功耗邊緣架構。
- 以基於標準的 IP 架構設計物理 AI SoC — 關於物理 AI SoC 介面 IP 的隨選網路研討會。
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