何謂可測試性設計（DFT）？

掃描合成是數位邏輯閘陣列（DFT）的基礎技術之一，其原理是將設計中的觸發器相互連接，形成掃描鏈。此過程使產品製造完成後能進行基於掃描的測試，讓測試資料得以在裝置內外傳輸，從而對內部節點進行系統性測試。此方法能顯著提升故障覆蓋率，並縮短測試模式的施加時間。

邊界掃描是另一種重要的可測試性設計（DFT）方法，特別適用於測試積體電路與印刷電路板邊緣的互連結構。 邊界掃描採用 IEEE 1149.1（JTAG）等標準，在裝置的 I/O 接腳處插入專用單元，從而無需實體測試探針即可進行高效的板級測試與除錯。此技術因其能促進系統內測試、支援診斷功能，並簡化與自動測試設備的整合，而被廣泛採用。

BIST 是另一項關鍵的 DFT 策略，其特點是在 IC 內嵌入自包含的測試電路。BIST 模組能夠自動產生測試模式並分析響應，即使在部署之後，仍能進行全速測試與診斷。例如，記憶體 BIST 可對嵌入式記憶體 進行快速且全面的測試，而邏輯 BIST 則針對數位邏輯模組進行測試。

隨著裝置複雜度不斷增加，分層式 DFT 技術應運而生。這些技術允許採用模組化測試開發模式，即個別模組在設計時會具備專屬的測試特徵，隨後將這些特徵整合至頂層。具備物理意識的 DFT 工具會考量晶片的物理佈局，確保測試邏輯不會對時序、功耗或面積限制造成負面影響。

DFT 的關鍵環節之一在於量化測試覆蓋率——即測試基礎架構所能偵測到的潛在故障所佔的百分比。先進的故障模型，例如卡態故障、轉換故障及路徑延遲故障，可作為開發測試模式及評估 DFT 有效性的指引。

測試覆蓋率是用來衡量已實作的測試機制能偵測到裝置中多少種可能故障的指標。實現高測試覆蓋率對於識別與驗證「已知良品」晶粒 （KGD）至關重要——這些是單一晶片，在整合至多晶片封裝（晶粒 ）或系統之前，已經過徹底測試與驗證。KGD 實務有助於將良率最大化，並確保僅將無瑕疵的元件用於複雜組裝中。 若測試覆蓋率偏低，未被偵測到的缺陷可能流入市場，進而導致代價高昂的產品召回或故障。要達到高測試覆蓋率，通常需要透過反覆的 DFT 優化與精密的故障建模來實現，因此這也是任何 DFT 策略的核心目標。

工程師會運用「卡死」、「轉換」及「路徑延遲」等故障模型來模擬潛在缺陷，並建立有效的測試模式。透過最大化測試覆蓋率，企業能降低產品在實際使用環境中發生故障的風險，並在產品整個生命週期中維持其完整性。

此外，測試覆蓋率並非一成不變。隨著設計日益複雜，維持或提升覆蓋率已成為一項持續的挑戰。這推動了 DFT 技術與工具的創新，確保即使晶片的功能不斷增加，其可測試性仍能保持穩健。

新思科技 是電子設計自動化（EDA）領域公認的領導者，提供針對現代半導體設計與製造需求量身打造的全面性 DFT 解決方案。新思科技 TestMAX 系列產品體現了最先進的 DFT 創新技術，為半導體裝置的數位、記憶體及類比部分提供先進的測試與診斷功能。

TestMAX 憑藉其高度可配置的測試自動化流程脫穎而出，不僅支援多種多樣的特殊記憶體類型，更能透過完整的 RTL 整合，實現對複雜 DFT 邏輯的早期驗證。這確保了測試特徵能符合物理、時序及功耗要求。TestMAX 還提供早期可測試性分析、分層 ATPG 壓縮、具備物理意識的診斷、邏輯 BIST、記憶體自測與修復，以及類比故障模擬——從而應對當今快速演進的產業中所面臨的最嚴苛測試挑戰。

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