라이브러리 특성화 란 무엇인가요?

디지털 조합 논리( 라이브러리 특성화)의 경우, 일부 뷰는 일반적으로 설계에서 제공되지만, 다른 뷰는 도출해야 합니다. 예를 들어, NAND 게이트의 논리 함수는 “!(A & B)”로 정의될 수 있습니다. 원칙적으로, 기술 및 설계 목표에 따라 몇 가지 추가 가정과 제약 조건을 사용하여 이 식으로부터 다른 모든 뷰를 도출할 수 있습니다. 조합 논리 셀의 넷리스트는 알고리즘을 통해 생성될 수 있습니다. 이 넷리스트를 바탕으로 레이아웃이 그려지며, 이를 통해 셀 내부의 기생 커패시턴스와 저항을 추출할 수 있습니다. 이렇게 생성된 트랜지스터 및 기생 요소로 구성된 넷리스트는 셀의 타이밍, 전력, 노이즈 거동에 대한 추상적인 설명을 도출하는 데 추가로 활용될 수 있습니다.

타이밍 및 전력 수치를 도출하는 한 가지 방법은 트랜지스터 넷리스트를 시뮬레이션하는 것입니다. 그러나 셀의 동작은 공정, 전압, 온도(PVT), 입력 파형, 출력 부하와 같은 다른 요인에 크게 좌우되기 때문에 단 한 번의 시뮬레이션만으로는 충분하지 않습니다. 일반적인 접근 방식은 최상의 PVT 조건과 최악의 PVT 조건을 모두 검토하는 것입니다. 이를 통해 셀 동작의 하한과 상한을 예측할 수 있으며, 이는 설계의 전반적인 기능을 보장하는 데 중요합니다. 또한, 셀은 합리적으로 넓은 범위의 입력 에지 속도와 출력 부하에 걸쳐 특성화되어야 합니다. 예를 들어, 셀은 가변적인 입력 에지 속도와 출력 부하를 갖는 2차원 격자 상에서 특성화될 수 있습니다(비선형 지연 모델). 격자 점이 올바르게 선택되면, 격자 점 사이의 동작은 선형 보간을 통해 근사할 수 있습니다.

Cell 라이브러리 특성화 는 일반적으로 SPICE 회로 및 SPICE 기술 모델로 추출된 셀 설계를 입력으로 받습니다. 특성 분석 도구는 이 정보를 분석하여 다음을 수행합니다:

1. 셀의 기능을 확보한다
2. 캐릭터 소개 덱을 생성하기 위한 자극을 생성합니다
3. 회로 시뮬레이터를 사용하여 덱을 시뮬레이션합니다.
4. 시뮬레이션 결과 수집하기
5. 이 데이터를 Liberty™, Verilog, IBIS와 같은 표준 모델에 작성하십시오.

라이브러리 특성화 더 짧은 설계 시간 내에 더 높은 전력, 성능, 면적(PPA) 지표를 달성하기 위한 노력에서 핵심적인 역할을 합니다. 칩 면적의 상당 부분은 라이브러리 특성화 에서 파생된 Liberty 모델을 사용하는 정적 타이밍 분석 기반 디지털 방법론으로 설계 및 구현된 디지털 로직, 메모리, I/O 및 맞춤형 IP로 구성됩니다. 따라서 의도된 모든 PVT 조건에 걸쳐 라이브러리를 효율적이고 정확하게 특성화하는 능력은 전체 칩 또는 블록 수준 설계 흐름에 있어 필수적인 요구 사항입니다. 셀 라이브러리 특성화 는 다음과 같은 결과를 제공합니다:

베릴로그

베릴로그 모델은 주로 레지스터 전송 추상화 수준에서 디지털 회로의 설계 및 검증에 사용됩니다. 이러한 베릴로그 모델은 이후 게이트 레벨 넷리스트로 합성됩니다.

IBIS

IBIS는 기본 회로 구조나 공정 정보를 공개하지 않고, 디지털 IC 핀의 버퍼(입력, 출력 및 I/O 버퍼)의 아날로그 동작을 일반 ASCII 형식 텍스트(동작 모델)로 기술하기 위한 표준입니다. IBIS의 장점은 다음과 같습니다:

• SPICE에 비해 더 빠른 SI 시뮬레이션(반사, 지터, 아이 다이어그램 분석) (~10배 더 빠름)
• IBIS 5.0을 이용한 PI 시뮬레이션 지원 (동시 스위칭 출력 [SSO] 노이즈 시뮬레이션)
• 지적 재산(IP) 보호: IBIS 모델로부터 회로를 “리버스 엔지니어링”하는 것은 불가능합니다.
• 휴대용 데이터 모델: 편리한 설명을 위한 표준 인터페이스 및 구문

Liberty

Liberty 형식은 셀의 특성 데이터를 표준화된 방식으로 기술하는 ASCII 파일입니다. 이 파일은 합성 도구와 배치 및 배선 도구 모두에서 사용됩니다. 이 형식은 단순히 파일의 전반적인 구조를 기술합니다. Liberty 파일 형식은 매우 복잡하며, 이 형식을 사용하여 라이브러리의 표준 셀에 대한 정보를 얻는 다양한 CAD 도구에 관련된 모든 종류의 매개변수를 기술할 수 있는 수많은 특수 문장이 포함되어 있습니다.

Liberty 모델은 지연, 전환 시간, 트라이스테이트, 입력 커패시턴스, 숨겨진 전력, 동적 전력, 누설 전력, 셋업 시간, 홀드 시간, 복구 시간, 제거, 최소 펄스 폭, 출력 전류 파형, 입력 수신기 커패시턴스, 전원 파형, 접지 파형, 누설 전류, 게이트 누설 전류, CCB 출력 전압 파형, CCB 입력 밀러 커패시턴스, CCB 노이즈 전파 모델, 통계 모델 및 모멘트 모델로 구성됩니다.

Synopsys 라이브러리 특성화 에 대한 해결책으로 PrimeLib 및 NanoTime 을 제공합니다. 

PrimeLib 솔루션은사용 가능한 컴퓨팅 리소스에서 최대 처리량을 발휘하며PrimeTime® 사인오프 품질의라이브러리를 생성하도록 최적화된 포괄적인 라이브러리 특성화 및 품질 보증(QA) 기능을 포함합니다. PrimeLib 를 아우르는 혁신적인 기술은 내장된 골드 레퍼런스 SPICE 엔진을 활용하여, PrimeTime 정적 타이밍 분석 (STA)에서 사용하는 첨단 Liberty 모델의 특성 분석 속도를 높여, 초저전압 FinFET 공정에서 관찰되는 타이밍에 영향을 미치는 효과를 정확히 반영합니다. 여기에는 PrimeTime 파라메트릭 온칩 변동(POCV), 고급 파형 전파(AWP), 그리고전자이동 (EM) 분석이 포함됩니다. PrimeLib 는 클라우드 환경을 지원하며, 최적화된 스케일링 기술을 통해 클라우드 또는 온프레미스 클러스터에서 처리량을 가속화합니다. 

NanoTime, 파운드리 인증을 받은 트랜지스터 레벨 설계용 핵심 솔루션인 ‘ 골든 사인오프 ’는 CPU 데이터 경로, 레지스터 파일, 임베디드 메모리 및 아날로그 혼합 신호 IP 블록과 같은 복잡한 커스텀 설계에 대해 트랜지스터 레벨 정적 타이밍, 신호 무결성 및 공정 변동 분석을 수행합니다.  FinFET을 사용하는 것과 같은 첨단 노드 설계의 경우, 실리콘 실패로 인한 비용이 매우 크므로, 설계에 치명적인 타이밍 및 노이즈 문제가 없는지 확인하기 위해 사인오프 분석이 매우 중요합니다. 동적 시뮬레이션을 보완하는 NanoTime 는 모든 내부 타이밍 및 노이즈 상호작용을 철저히 점검할 수 있습니다. 이 도구는 PrimeTime 와 함께 전체 칩 사인오프에 사용할 수 있는 블록 레벨 타이밍 모델을 생성합니다. NanoTime 는 Synopsys Custom Compiler® 커스텀 설계 환경및StarRC™ Custom Ultra+와원활하게 연동되어 레이아웃 기생 특성을 읽어옵니다. 또한 Synopsys 시뮬레이터 HSPICE 및FineSim을활용하여 최고의 정확도를 제공합니다.