정적 타이밍 분석 (STA)란 무엇인가요?

타이밍 분석을 수행하는 또 다른 방법은 동적 시뮬레이션을 사용하는 것으로, 이는 주어진 입력 자극 벡터 세트에 대해 회로의 전체 동작을 파악합니다. 동적 시뮬레이션에 비해 정적 타이밍 분석( 정적 타이밍 분석 , STA)은 회로의 논리 연산을 시뮬레이션할 필요가 없기 때문에 훨씬 빠릅니다. 또한 STA는 일련의 테스트 벡터에 의해 영향을 받는 논리 조건뿐만 아니라 모든 타이밍 경로를 확인하기 때문에 더 철저합니다. 그러나 STA는 회로 설계의 타이밍만 확인할 수 있을 뿐, 기능성은 확인할 수 없습니다.

다음 그림에서 볼 수 있듯이, 조합 논리 클라우드는 여러 경로를 포함할 수 있습니다. STA는 가장 긴 경로를 사용하여 최대 지연 시간을 계산하고, 가장 짧은 경로를 사용하여 최소 지연 시간을 계산합니다.

STA는 타이밍 분석을 위해 다음과 같은 유형의 경로도 고려합니다:

• 클럭 경로:클럭 입력 포트 또는 셀 핀에서 시작하여 하나 이상의 버퍼나 인버터를 거쳐 순차 소자의 클럭 핀으로 이어지는 경로. 데이터 셋업 및 홀드 검증을 위해 사용된다.
• 클럭 게이팅 경로:입력 포트에서 클럭 게이팅 소자로 이어지는 경로로, 클럭 게이팅의 셋업 및 홀드 검사를 위해 사용된다.
• 비동기 경로:입력 포트에서 순차 소자의 비동기 설정 또는 해제 핀으로 이어지는 경로로, 복구 및 제거 검사를 위해 사용된다.

STA 도구는 설계를 일련의 타이밍 경로로 분해한 후, 각 경로의 지연 시간을 계산합니다. 경로의 총 지연 시간은 해당 경로에 포함된 모든 셀 및 넷 지연 시간의 합계입니다.

셀 지연은 경로 내 논리 게이트의 입력에서 출력까지 걸리는 지연 시간입니다. SDF 파일에서 역주석 처리된 지연 정보가 없는 경우, 툴은 해당 셀에 대해 논리 라이브러리에 제공된 지연 테이블을 바탕으로 셀 지연을 계산합니다.

일반적으로 지연 테이블에는 입력 전이 시간이나 출력 부하 정전용량과 같은 하나 이상의 변수에 따른 지연 시간이 나열되어 있습니다. 툴은 이 테이블의 항목을 바탕으로 각 셀의 지연 시간을 계산합니다.

넷 지연은 타이밍 경로에서 한 셀의 출력에서 다음 셀의 입력까지 발생하는 지연 시간입니다. 이 지연은 두 셀 사이의 상호 연결에 의한 기생 정전용량과, 넷 저항, 그리고 넷을 구동하는 셀의 제한된 구동 강도가 복합적으로 작용하여 발생합니다.

그런 다음 STA는 셋업 및 홀드 제약 조건과 같은 타이밍 제약 조건 위반 여부를 확인합니다:

• 설정 제약 조건은 순차 장치의 입력에서 데이터가 사용 가능해진 후, 해당 장치에서 데이터를 캡처하는 클럭 에지가 발생하기까지 필요한 시간을 지정합니다. 이 제약 조건은 클럭 에지에 대한 데이터 경로의 최대 지연 시간을 보장합니다.
• 홀드 제약 조건은 장치 내에서 데이터를 캡처하는 클럭 에지 이후, 순차 장치의 입력에서 데이터가 안정화되는 데 필요한 시간을 지정합니다. 이 제약 조건은 클럭 에지에 대해 데이터 경로에 최소 지연 시간을 적용합니다.

다음 예제는 STA가 플립플롭에 대한 설정 및 유지 제약 조건을 어떻게 확인하는지 보여줍니다:

이 예제에서는 플립플롭이 로직 라이브러리에서 최소 설정 시간이 1.0 시간 단위, 최소 유지 시간이 0.0 시간 단위로 정의되어 있다고 가정합니다. 클럭 주기는 툴에서 10 시간 단위로 정의되어 있습니다. ns나 ps와 같은 시간 단위 크기는 로직 라이브러리에서 지정됩니다.

기본적으로 이 도구는 신호가 각 데이터 경로를 통해 한 클럭 사이클 내에 전파된다고 가정합니다. 따라서 도구가 셋업 검사를 수행할 때, FF1에서 전송된 데이터가 한 클럭 사이클 내에 FF2에 도달하며, FF2에서 다음 클럭 에지에 의해 데이터가 캡처되기 최소 1.0 시간 단위 전에 도착하는지 확인합니다. 데이터 경로 지연 시간이 너무 길면 타이밍 위반으로 보고됩니다. 이 셋업 점검에서 툴은 FF1과 FF2 사이의 데이터 경로에서 발생할 수 있는 가장 긴 지연 시간과 클럭 경로에서 발생할 수 있는 가장 짧은 지연 시간을 고려합니다.

도구가 홀드 검사를 수행할 때, FF1에서 전송된 데이터가 이전 클록 사이클의 캡처 클록 에지보다 일찍 FF2에 도달하지 않는지 확인합니다. 이 검사는 FF2의 입력에 이미 존재하는 데이터가 이전 사이클의 데이터를 캡처하는 클록 에지 이후에도 충분히 오랫동안 안정적으로 유지되도록 보장합니다. 이 홀드 검사를 위해 툴은 FF1과 FF2 사이의 데이터 경로에서 발생할 수 있는 최단 지연 시간과 클럭 경로에서 발생할 수 있는 최장 지연 시간을 고려합니다. 클럭 경로의 지연 시간이 길 경우 홀드 위반이 발생할 수 있습니다.

STA 도구가 가정하는 기본 설정 및 홀드 동작에 따라 작동하도록 의도되지 않은 특정 경로가 있는 경우, 해당 경로를 타이밍 예외로 지정해야 합니다. 그렇지 않으면 도구가 해당 경로에 대해 타이밍 위반이 발생한 것으로 잘못 보고할 수 있습니다.

STA 도구를 사용하면 다음과 같은 유형의 예외를 지정할 수 있습니다.

• 무효 경로:논리 구성, 예상 데이터 시퀀스 또는 작동 모드로 인해 절대 활성화되지 않는 경로.
• 다중 사이클 경로:시작부터 캡처까지 1클록 사이클 이상이 소요되도록 설계된 경로.
• 최소 또는 최대 지연 경로:사용자가 시간 값으로 명시적으로 지정한 지연 제약 조건을 충족해야 하는 경로입니다.