전자이동 란 무엇인가요?

설계 과정에서 네트 라우팅은 항상 전자기(EM) 및 저항 제약 조건과 같은 다양한 제약 조건을 충족해야 합니다. 설계자의 생산성을 높이기 위해서는 전자기 및 저항 제약 조건을 자동으로 검증할 수 있는 방법론이 필요합니다. 이러한 기능을 활용하면 사용자는 라우팅 흐름의 어느 단계에서든 라우팅 결과를 확인하고, 전자기 및 저항 제약 조건을 준수할 수 있도록 적절히 조정할 수 있습니다.

EM 제약 조건은 연결 객체가 미리 정의된 평균 고장 간격(MTTF)을 달성하기 위해 지속적으로 견딜 수 있는 전류량을 나타냅니다. 아래의 4가지 등가 전류 유형에 대해 4가지 유형의 EM 제약 조건이 있습니다:

1. 절대 전류
2. 평균 전류
3. 피크 전류
4. 제곱평균제곱근(RMS) 전류 

넷에 대한 EM 제약 조건 검사를 수행하기 위해, 설계자는 각 아날로그 또는 디지털 셀 핀에 대해 해당 유형의 등가 전류를 정의하며, 이를 바탕으로 EM/R 검사 엔진은 넷의 각 연결 객체에 대해 해당 유형의 등가 전류를 계산한 다음 다음과 같은 검사를 수행합니다: 

• 사용자가 제공한 해당 EM 유형에 대한 전류 밀도 표를 사용하여, 네트의 각 연결 객체가 전류를 전달하기에 적합한 폭 범위를 결정합니다. 실제 폭이 EM 규격에 부합하는 폭 범위 내에 속하지 않는 경우, 사용자에게 알림이 전송되거나 라우팅 결과가 자동으로 조정되어야 합니다. 
• 사용자가 제공한 해당 EM 유형의 전류 허용 오차 제약 조건을 사용하여, 네트의 각 비아에서 전류를 전달하기 위한 최소 절단 횟수를 결정합니다. 실제 값이 EM 규정을 준수하는 최소 절단 횟수보다 작을 경우, 사용자에게 알림이 전송되거나 라우팅 결과가 자동으로 조정되어야 합니다.

금속 배선에서 전자이동 의 속도와 신뢰성에는 다음과 같은 몇 가지 주요 요인이 영향을 미칩니다:

• 전선 재질:Cu 메탈라이제이션에 사용되는 순동은 알루미늄보다 전자이동 에 대한 내성이 더 뛰어난 것으로 알려져 있습니다. 유사한 신뢰성 요건을 가정할 때, 구리 전선은 알루미늄 전선보다 약 5배 더 높은 전류 밀도를 견딜 수 있습니다.

• 도선 온도:금속 배선의 평균 고장 시간(MTTF)을 계산하는 데 사용되는 블랙의 방정식에서, 도체의 온도는 지수 부분에 나타나며, 즉 이는 배선의 MTTF에 큰 영향을 미칩니다. 배선의 온도는 주로 칩의 주변 온도, 전류 흐름에 의한 자체 발열 효과, 인접한 배선이나 트랜지스터에서 발생하는 열, 그리고 주변 재료의 열전도율에 의해 결정됩니다.

블랙의 방정식: MTTF = ^{CJ - ne}(Ea/kT), 여기서

• C= 금속 선의 특성에 기반한 상수;

• J = 전류 밀도;

• n = 1부터 2까지의 정수 상수

• T = 온도(K);

• k = 볼츠만 상수; 그리고

• Ea = 활성화 에너지 

• 도선 크기:블랙의 방정식에서 알 수 있듯이, 온도를 제외하면 도선의 MTTF에 영향을 미치는 주요 매개변수는 전류 밀도입니다. 전류 밀도는 전류 I와 단면적 A의 비율로 구해지며 , 대부분의 공정 기술에서는 인쇄된 배선의 두께가 일정하다고 가정하기 때문에, 전류 밀도에 직접적인 영향을 미치는 것은 배선 폭입니다. 배선이 넓을수록 전류 밀도는 낮아지고, 전자이동 에 대한 저항은 커집니다.

주파수가 임계값_f0 = ½(_MTFdc)보다 작을 경우, 상호 연결부는 DC 전자이동 의 거동을 보입니다. 역전류가 발생하기도 전에 시스템이 고장납니다. 주파수가_f0 이상으로 증가함에 따라 MTF가 점진적으로 개선됩니다. 이는 역전류 기간 동안 손상 복구 효율이 높아지기 때문입니다.

양극성 및 음극성 펄스가 시작되면 원자와 공석이 결정립 경계와 계면을 따라 이동하기 시작합니다. 이러한 이동은 반대 방향의 응력을 가함으로써 회복될 수 있습니다. 응력이 가해지는 기간이 짧을수록 원자와 공석의 변위가 상대적으로 작아지므로, 회복되기 쉽습니다.

매우 높은 주파수 범위에서는 손상 복구 과정이 다른 반주기 동안 발생한 모든 결함을 극복할 수 있습니다. 그러나 상호 연결부는 결코 영원히 지속될 수 없습니다. 온도 구배만으로도 고장이 발생할 수 있습니다. 이 경우, 줄 가열(Joule Heating)이 RMS 전류 밀도에 따라 수명을 결정합니다. 응력 파형 또한 고장률에 영향을 미칩니다. 예를 들어, RMS 전류 밀도가 그리 높지 않더라도 피크 전류 밀도가 매우 높을 경우 국부적인 용융이 발생하여 고장을 일으킬 수 있습니다.

전자 부품에서 발생하는 금속 이주로 인한 문제와 위험을 방지하기 위해 칩 설계자들은 다음과 같은 여러 가지 기법을 활용할 수 있습니다.

1. 전류 밀도를 낮추기 위해 상호 연결 폭을 늘린다.
2. 금이나 구리와 같이 내산성( 전자이동 )이 뛰어난 재료를 사용하는 것.
3. 중복 비아를 이용한 전류 강도 분산.
4. 배선 간 간격 축소.
5. 더 낮은 전압 레벨을 위한 회로 설계.

물론,칩 설계에서 ‘ 전자이동 ’ 문제를해결하려면 여러 기법을 복합적으로 적용해야 할 수도 있습니다. 초고집적회로(VLSI)용 상호연결 구조를 설계할 때, 시뮬레이션 소프트웨어를 활용하면 특정 전류 요구 사항에 가장 적합한 옵션을 결정하는 데 도움이 될 수 있습니다. 칩 설계자는 상호연결 구조를 통과하는 전류 밀도와 저항 증가의 다양한 원인을 분석하여 칩 내의 ‘ 전자이동 ’ 현상을 예측해야 합니다.

연결 길이의 증가와 폭의 감소, 높은 전류 밀도, 열 방출 효율 저하로 인해, 첨단 공정 노드에서 이러한 과제를 해결하기 위해서는 상당히 복잡한 전자기 설계 규칙이 필요합니다.

Synopsys 디지털 및 맞춤형 설계 환경 모두를 위한 ‘ 전자이동 ’ 분석 솔루션을 제공합니다:

• IC Compiler™ II는모든 시장 분야와 공정 기술에 걸쳐 차세대 설계에 동급 최고의 결과 품질(QoR)을 제공하면서 전례 없는 생산성을 실현하는, 업계 최고의 IC 합성( 배치 및 배선 ) 솔루션입니다. IC Compiler II는 플랫 및 계층적 합성( 설계 계획), 초기 설계 탐색, 혼잡도를 고려한 배치 및 최적화, 클럭 트리 합성, 첨단 노드 라우팅 수렴, 동적 설계, 전력 형성, 신호 합성( 전자이동), 제조 규정 준수, 사인오프 클로저(signoff closure)를 위한 혁신적인 기능을 포함하고 있습니다. 
  
• Fusion Compiler™는첨단 공정 노드 설계의 복잡성을 해결하고, 결과 품질(QoR)을 최대 20% 향상시키면서 결과 도출 시간(TTR)을 2배 단축하도록 설계된 차세대 RTL-to-GDSII 구현 시스템입니다. Fusion Compiler의 통합 콕핏은 RTL 물리 합성, 설계 계획, 배치, 클럭 트리 합성(CTS), 고급 라우팅, 신호 전자이동, 물리 합성 기반 최적화, 칩 마무리, 사인오프 품질 분석 및 ECO 최적화를 포함한 포괄적인 설계 플랫폼을 제공합니다.
• RedHawk™ Analysis Fusion이 통합된 IC Compiler™ II / Fusion Compiler 는설계 단계에서 전력 무결성 분석(전원 레일 전자이동 포함) 및 수정 기능을 제공하여, 물리 설계 단계에서 사인오프 수준의 정확한 결과를 얻을 수 있도록 합니다. 
• PrimeSim XA 트랜지스터 레벨 분석(전자이동 ) 및 인터커넥트 레벨 분석( 전력 무결성 )을 위한 도구입니다.PrimeSim EMIR는 IR 강하, 전류 밀도, 전압 강하( 전자이동), 소자 노화 등을 포함하여 소자 레벨 및 인터커넥트 신뢰성 분석을 위한 완벽한 분석 도구 세트를 제공합니다.