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定義
電壓降 是指當電流流經電路時電位所產生的下降。歐姆定律定義了電氣系統中最常見的電壓降 形式：
電壓 = 電流 × 電阻，或 V = IR。
正因如此，工程師將此類現象稱為電壓降 的「壓降」。此方程式顯示，當電流或電路電阻增加時，電壓降 會呈線性增長。
原因在於電壓降
當電子在材料中移動時，會不斷與原子、其他電子、材料中的雜質以及材料缺陷發生碰撞。此時，電子會以熱能的形式損失少量能量。這種電能的損失會導致電路的電位下降。對於大多數材料而言，電阻會隨溫度升高而增加，進而加劇電壓降 。
雖然本文主要探討印刷電路板（PCB）、晶片封裝及積體電路（IC）電子電路中的電壓降 現象，但這在建築物與機台的電力系統中同樣是個問題。電工會遵循《國家電氣規範》（National Electrical Code）及其他產業標準的指引，以識別並消除潛在危險，並防止可能導致火災的過熱情況。他們會考量導線規格、匯流排幾何形狀、電纜佈線長度及電容器配置等因素，藉此控制電阻與電感。
這種因導體材料電阻所造成的損耗，僅是電壓降（IR drop）的其中一個來源。另一個來源則是電氣系統中元件間的電壓降（電壓降 ）。造成電壓降（電壓降 ）最顯而易見的元件是電阻器。但電路中的幾乎每個節點都會產生某種形式的電壓降（電壓降 ）。
下表列出了直流（DC）與交流（AC）電力系統中常見的各種電壓降 類型：
元件 | 電壓降 原因 |
電阻器 | 歐姆電阻 |
指揮家： ● 電線 ● PCB 走線 ● IC 過孔、走線、互連、電源軌及電源走線 | 導電材料中的歐姆電阻 |
連接器 | 歐姆電阻 接觸電阻 |
電容器 | 歐姆電阻作為等效串聯電阻（ESR） 電感作為等效串聯電感（ESL） |
電感器 | 歐姆電阻 引言 |
二極體 | 歐姆電阻 以光的形式釋放的活化能 |
雙極性晶體管 (BJT) | 歐姆電阻 活化能 |
MOSFET 電晶體 | 歐姆電阻 活化能 |
變壓器 | 歐姆電阻（繞組） 洩漏感應 渦流鐵心損耗 |
電池 | 歐姆電阻（隨使用年限增加） |
關於電壓降的水流比喻
直流電路中的電壓降，可以比喻為水流經由包含管路、水箱、閥門、接頭、水泵和渦輪機組成的系統：
- 水壓 ≈ 電位（電壓）
- 流量（公升／秒）≈ 電流
- 阻塞與管路摩擦 ~ 電阻
- 壓降 ~電壓降
就像銅線一樣，管子越長或直徑越小，流動阻力就越大，導致流體在管內流動時壓力下降。此外，閥門、接頭和渦輪機等組件都會從流體中汲取能量，其降低壓力的原理與電子元件如出一轍。設計電路與電子元件的工程師，面臨著與液壓工程師相同的挑戰：必須在設計的成本、尺寸與性能需求之間取得平衡。
如何計算電壓降
工程師會根據電壓降 的來源，採用各種方法進行計算。在複雜的電子系統中，工程師會使用電路模擬器或功率建模工具，以捕捉每個導體和元件中的損耗。
對於簡單的直流電路，歐姆定律定義了電壓降 ：
Vd= I ×Rtotal
其中：
Vd=電壓降 （單位：伏特）
I= 電流（安培）
Rtotal= 電阻（以歐姆為單位）
對於並聯電路：
$$\frac{1}{R_{total}} = \frac{1}{R_1} + \frac{1}{R_2} + \frac{1}{R_3} + \cdots + \frac{1}{R_n}$$
對於串聯電路：
$$R_{total} = R_1 + R_2 + R_3 + \dots$$
在交流電路中，方程式中的電阻由阻抗取代。阻抗包含電阻，以及感抗和容抗：
Vd = I × Ztotal
其中：
Vd=電壓降 （單位：伏特）
I= 電流（安培）
Z= 阻抗（單位：歐姆）
阻抗的定義如下：
$$Z = \sqrt{R^2 + (X_L - X_C)^2}$$
其中：
R= 電阻 — 歐姆阻抗
XL = 感抗 — 電感器產生的阻抗
XC = 電容性電抗 — 電容器產生的阻抗
封裝與積體電路中的電壓降
儘管內阻（電壓降 ）源自多種不同因素，但管理封裝與積體電路（IC）中的內阻壓降，仍是現代電機工程中最關鍵的領域之一。隨著頻率提升、多晶片封裝以及元件密度不斷增加等產業趨勢，晶片封裝與積體電路中的內阻壓降（電壓降 ）也隨之增加。
隨著資料中心的數量與密度不斷增加，電機工程師愈發重視降低晶片與封裝的能耗。正因如此，這兩者的設計流程均包含「電源完整性 」分析，該分析能為電氣系統設計提供迭代反饋，從而實現最佳化設計。
在半導體設計中，電壓降可分為兩種形式：靜態與動態。
靜態壓降是指晶片供電網路（PDN）上的直流電壓降 。它遵循歐姆定律，並會隨著電流大小或電路阻抗的增加而增大。靜態電壓降 的主要來源是以下部分的阻抗：
- 晶片中的銅金屬層或互連結構
- 垂直連接各金屬層的銅過孔
- 球柵陣列（BGA）接點中的封裝引線與焊料
- 封裝印刷電路板（PCB）上機械連接器的接點鬆動
- 包裝內 PCB 上的痕跡
工程師會盡量將靜態電壓降降至最低，因為若供應給晶片某區域的電壓相對於供電電壓過低，該區域的電晶體切換速度將會慢於預期頻率。這可能會降低晶片的有效時脈速度，或導致邏輯故障。
動態 IR 壓降
當晶片上的大量電晶體同時導通或截斷時，可能會導致局部電流急遽增加。由於電壓降（IR drop）等於電流乘以電阻，因此電壓波形（電壓降 ）會急遽飆升。除了電流增加之外，電流的變化還會產生磁場，進而在電路中產生電感，導致電壓波形（電壓降 ）出現更劇烈的飆升。
對於動態 IR 壓降，下列方程式定義了電壓降 ：
$$V_{drop} = (I \times R) + \left(L \times \frac{dI}{dt}\right)$$
其中：
Vdrop = 電壓降
I = 電流
R = 電阻
L = 電感
$$\frac{dI}{dt} \text{ = 電流隨時間的變化} $$
此類電壓降 由多種來源產生，包括：
- 封裝引線、焊料凸塊 以及 PCB 走線中的電感
- 互連電感
- 電源層與接地層之間的電感
電流與電感值的變化，會對電源網（PDN）中連接至電源的部分、電源軌，以及連接至地線的部分——即地線軌——產生影響。 電流的瞬態尖峰會導致電源軌電壓下降，稱為「電壓下陷」；同時，接地軌則會出現暫時性的電壓上升，稱為「接地彈跳」。這會導致電晶體在電源端感知的電壓低於預期，而在接地端感知的電壓則高於預期，從而降低電源與接地之間的電壓差，進而減緩切換速度。
晶片封裝內的熱分布，以 Ansys SIwave PCB 與封裝電磁模擬軟體中建模
如何在電子電路中將電壓降 降至最低
工程師會採用各種方法，以將電子電路（例如 PCB、多晶片封裝及 IC）中的電壓降 降至最低。大多數方法著重於降低電阻、最小化電感，或避免動態 IR 降壓中的電流尖峰。其中一些最常見的解決方案包括：
- 關於印刷電路板（PCB）：
- 將電源走線替換為電源平面，或以銅填滿未使用區域以進行電源傳輸
- 擴寬或加粗走線
- 盡可能將耗電量大的元件放置在電源附近，以縮短電流路徑
- 增加層間過孔的數量
- 在電源接腳附近添加去耦電容，以減輕動態壓降
- 部署熱管理措施，以將溫度維持在可接受的範圍內
- 提供低阻抗回流路徑，以減少接地反彈
- 規劃走線、導線、電源層及接地層的佈局，以將電感降至最低
- 針對多晶片封裝：
- 管理晶片與互連線之間的電感
- 採用貫穿矽孔（TSV），將電源從封裝底部傳輸至頂部的晶片，同時控制電感
- 使用中介層在晶片之間傳輸電力
- 增加連接晶片與中介層的微凸點數量
- 在需要的地方安裝去耦電容
- 規劃導通、接地及電源路徑，以將感應效應降至最低
- 適用於積體電路
- 採用更寬的電源網格和更厚的電源層
- 透過電源環向功能模組供電
- 在晶粒 上加入去耦電容
- 採用電源閘控技術，徹底切斷晶片中閒置區塊的電源
- 利用時鐘閘控機制，避免將觸發器訊號傳送至閒置的資料路徑
- 運用設計規則以將感應效應降至最低
運用模擬技術管理電壓降
如今，工程師擁有各式各樣功能強大的模擬工具，有助於他們找出電壓降 相關問題並實施解決方案。在選擇解決方案時，工程師需確保其功耗模擬軟體能與 EDA 工具相容，以盡量減少使用電路佈局所需的工時。
對於大多數數位積體電路（IC）設計而言，工程師通常會在性能、功耗與面積（PPA）優化階段，透過寄存器傳輸層（RTL）設計流程首次規劃電路行為時，便開始管理電壓降 。工程師可運用所提出的電路來 新思科技 PrimePower 來分析、建立效能剖析並降低 RTL 層級的功耗。
在矽晶片原型設計、實作與優化過程中，會使用 EDA 工具，例如 Fusion Compiler 以及 3DIC Compiler （適用於多晶粒 設計），並結合設計中的多物理場 融合功能，使設計人員能夠在設計定案前，預測、找出並修正潛在的電壓降 問題。
要理解 PCB 中的電壓降（電壓降 ），首先需使用電源完整性 提供的工具，例如Ansys SIwavePCB 與封裝電磁仿真軟體。該軟體的優勢在於，不僅能計算靜態與動態電壓降，還能計算熱管理仿真所需的發熱量，並同時進行訊號完整性 及 EMI 分析。
對於積體電路（IC）和多晶片封裝，工程師會使用數位電源完整性 最終驗證模擬套件，例如 新思科技 RedHawk-SC 軟體，將 PCB、封裝基板 以及晶片與小晶片 (Chiplet) 的 PDN 模擬整合在一起。同樣地，工程師會使用類似 新思科技 Totem電源完整性 最終驗證平台這類工具，用於類比或混合訊號 IC。
電壓降 分析結果顯示 新思科技 RedHawk-SC 軟體
在積體電路（IC）的「電源完整性 」模擬中，最大的挑戰在於可能的訊號組合數量龐大，多到無法透過顯式分析來處理。因此，工程師會採用以下三種方法之一來測試 IC 的電路，並計算「電壓降 」：
- 基於向量的分析
工程師會利用從閘極層或 RTL 模擬中得出的切換活動，生成一組向量，用以指定設計中每個電氣連接點（節點）的邏輯狀態（0 或 1）。此方法的優點在於能測試晶片在實際運作中的狀態；缺點則是使用者可能會忽略最壞情況下的電壓降 狀態。
- 無向量分析
在設計流程的早期階段，工程師會利用功率水準的統計估算值來建構最壞情況下的電流曲線。其優點在於速度快，且無需像向量分析那樣執行多種狀態。缺點則是可能會高估電壓降 。
- 動態分析
當工程師需要更精確地掌握其積體電路（IC）中的電源分配網路（電壓降 ，簡稱 PDN）狀況時，他們會使用如 SigmaDVD 等軟體，對 PDN 進行全時域瞬態模擬。 新思科技 RedHawk-SC 。該方法雖採用與向量分析相同的数据，但會在每個時間步長中求解電路 PDN 的電阻、電感與電容（RLC）值。這是確定動態 IR 壓降與接地跳變的最佳方法，同時也能模擬電壓降 控制方案（如電源閘控）以及 IC 內其他高度瞬態事件。其缺點在於計算時間可能較長。
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