電子設計自動化 (EDA)
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定義
功耗最佳化 是指在維持設計功能、安全與保安的前提下，將數位電子設計的功耗降低至最佳水準的過程。此過程運用電子設計自動化工具與方法論，以達成最佳功耗水準。要找出最佳功耗水準，必須對效能與面積之間的權衡進行精細分析。功耗分析（功耗最佳化 ）可分為靜態與動態兩類。 動態功耗包含開關功耗與短路功耗，而靜態功耗則指洩漏電流，亦即裝置處於非活躍狀態時流經電晶體的電流。
功耗最佳化 面臨哪些挑戰？
隨著當今設計的速度與複雜度不斷提升，裝置的功耗也必須大幅增加。此外，邁向埃級（angstrom）的趨勢更增添了這項挑戰。這種複雜性意味著手動進行功耗最佳化 的過程過於緩慢，且極可能引入錯誤。
洩漏
在 90 至 20 奈米範圍的平面製程幾何結構中，漏電功耗是設計團隊最主要關注的重點，因為相較於佔總功耗 85% 至 95% 的漏電功耗，動態功耗所佔比例微乎其微（僅 10% 至 15%）。 當產業轉向 16 至 14 奈米的FinFET 製程後，元件對漏電功耗的控制能力便有所提升。FinFET 是一種基於基板 的多閘極元件，其閘極可設置於導通區的兩側、三側或四側，或環繞導通區，形成雙閘極的 3D 結構。然而，這種多閘極結構導致元件每次切換時皆需消耗更高功率，進而影響動態功耗。
IR-Drop
隨著製程幾何尺寸不斷縮小，導線不得不變得更細、間距更近，從而形成更密集的佈局。在此情況下，電壓降（IR-drop）便成為一個重要因素。電壓降（常簡稱為電壓降 ）是指當電流沿著任何具有電阻的路徑流動時，電壓隨之下降的現象。當供應給邏輯單元的電壓降低並導致其延遲時間改變時，可能會造成設定時間與保持時間的時序違規。此外，來自晶片內電源／接地網的電源網所產生的雜訊，也可能因此引入。
每瓦特效能
「每瓦效能」已成為設計品質中的首要考量之一，進而促使技術重點與設計功耗最佳化 方法論產生轉變。可變工作電壓在優化每瓦效能方面具有極大潛力，但需要一套精確且高效且符合簽核標準的方法論來探索 。
針對AI 晶片 開發的優化
探索從架構到實作，在AI 晶片 開發中提升電源效率的策略。
電源管理
低功耗設計 技術所需的功耗意圖，是透過 IEEE 1801 標準「統一功耗格式」（UPF）來捕捉的。UPF 檔案的設計是一個手動且繁瑣的過程，且在 SoC 設計流程中，其內容未必能從一個抽象層級順利延伸至另一個，或從一個工具順利轉移至另一個。要設計和優化 UPF，必須對這個不斷演進的標準有透徹的理解。
功效分析
裝置的設計旨在於特定的功耗範圍內運作。要透過精確的功耗分析來驗證是否達到功耗目標，是一項艱鉅的挑戰。在傳統的設計流程中，精確的功耗分析通常進行得太晚，以致於若功耗目標未達標，已無法進行設計變更。設計方案要麼在未滿足功耗規格的情況下如期流片，要麼為了確保達到功耗目標而導致時程延誤。這兩種情況都可能造成龐大成本，並錯失產品上市時機。
驗證
針對先進低功耗設計（包含類比與數位設計）進行功耗感知驗證，是 32 奈米及以下製程產品的首要考量。理解驗證覆蓋率是優化低功耗設計功耗的一大難關。
| 挑戰 | 說明 | 影響 |
| 洩漏 | 平面製程節點（90-20 奈米）的漏電現象嚴重，但在FinFET 製程節點（16-14 奈米）中已得到緩解 | 靜態功耗高；FinFET 技術雖已有所改善，但動態功耗卻…… |
| IR-Drop | 電壓降 由於高密度佈局所產生的阻抗 | 時序違規、噪音增加 |
| 每瓦特效能 | 關鍵品質指標；可變電壓雖有助益，但較為複雜 | 需要精確且高效的方法 |
| 電源管理 | 手動進行 UPF 設計既繁瑣又難以擴展 | 耗時且容易出錯 |
| 功效分析 | 發生在流程的太晚階段；要不是漏掉了電源規格，就是出現了延遲 | 成本高昂、上市時間延遲 |
| 驗證 | 在 32 奈米及以下製程中，很難實現徹底的功耗感知驗證 | 程式錯誤的風險；覆蓋範圍缺口 |
如何達到最佳功率？
低功耗設計並非一蹴可幾。它涉及一系列旨在降低整體動態與靜態功耗的技術與方法論。最佳功耗設計貫穿整個晶片設計流程，而設計與驗證方法論通常包含以下五個主要階段：
- 靜態功驗證與探索
- 動態功率驗證與分析
- 軟體驅動的功耗分析
- 電源實現
- 簽核
| 相位 | 目標 |
| 靜態功耗驗證 | 分析並降低漏電功耗 |
| 動態功率驗證 | 分析開關功率與短路功率 |
| 軟體驅動的功耗分析 | 分析軟體工作負載下的功耗 |
| 電源實現 | 實施低功耗設計技術 |
| 簽核 | 電力目標的最終核實與核准 |
- Platform Architect™用於透過預 RTL 架構模型和軟體工作負載，進行架構探索及早期效能與功耗的權衡分析。
- ZeBu® Empower是一款用於電源模擬的解決方案，具備足夠的容量與效能，可對軟體工作負載進行效能分析，藉此識別值得進一步分析與探索的關鍵時間窗口。
- SpyGlass® Power適用於 RTL 功耗探索，可在 RTL 開發的初期階段實現快速週轉。
- PrimePower RTL搭配 RTLArchitect，可在 RTL 逐步成熟時進行高精度的 RTL 功耗探索。
- Fusion Compiler™專為 RTL 至 GDSII 實作而設計，可提供最佳的 PPA（功耗、效能、面積）表現。結合PrimePower 進行簽核功耗分析，以及RedHawk Analysis Fusion進行電源完整性 分析，確保快速收斂。IC Compiler II™提供經量產驗證的佈局與繞線 解決方案，適用於物理實作。
- 新思科技 TestMAX™，專為功耗優化的自動測試圖樣產生 （ATPG）而設計。
- PrimePower 以獲得「黃金力量」的核准。
- Verdi UPF Architect，用於自動生成與優化 UPF。
- Verdi 「功耗感知除錯」可提供設計及其功耗意圖的統一視圖，並協助理解與掌握功耗意圖對設計的影響，藉此在設計流程的早期階段，及早識別可能導致設計失敗的潛在錯誤。
- VC Replay 用於基於 RTL 模擬資料的早期功耗分析。
- 新思科技這項「先進低功耗解決方案」由VCS Native Low Power (NLP)以及 VC LP——一款先進的低功耗靜態規則檢查器，能針對所有進階電源管理功能提供全面的覆蓋率。
新思科技這些解決方案能讓 SoC 設計人員在滿足 PPA 目標的同時，透過在設計流程的每個階段充分把握節能機會，從而實現最佳的能源效率。
| 工具 | 目的 | 設計階段 |
| Platform Architect™ | 早期效能與功耗的權衡 | RTL 之前的架構 |
| ZeBu® Empower | 軟體工作負載的電力模擬 | 硬體模擬 |
| SpyGlass® Power | 採用快速週轉的 RTL 電源探索 | RTL 開發 |
| PrimePower RTL + 建築師 | 精確的 RTL 功耗分析 | RTL 成熟化 |
| Fusion Compiler™ | RTL 轉 GDSII 實作、功耗驗證 | 實體實作 |
| IC Compiler II™ | 佈置與佈線解決方案 | 實體實作 |
| 新思科技 TestMAX™ | 針對功耗進行了優化測試圖樣產生 | 測試 |
| Verdi UPF 建築師 | 自動產生 UPF | 電源管理 |
| VC Replay | 利用模擬資料進行早期功效分析 | 模擬／分析 |
| VCS NLP +VC LP | 低功耗靜態規則檢查 | 設計驗證 |
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