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定義
在定義「邏輯合成」（實體合成 ）之前，先釐清「邏輯合成」的定義會有所助益。由 新思科技，邏輯合成以使用 Verilog 或 VHDL 等高階語言所表達的電路描述作為輸入。其他輸入還包括設計的時序約束，以及特定的目標實現技術。邏輯合成軟體隨後會分析這些輸入，並將其映射至一套取自單元庫的相互連接邏輯元件；這些單元庫同樣作為輸入提供給該流程。邏輯合成的目標包括優化最終設計的時序、面積與功耗。
多年來，邏輯合成一直是設計積體電路（IC）的一種非常有效的方法。邏輯合成的輸出結果會交由佈局佈線工具處理，該工具會執行必要的步驟，將電路實體化並製成矽晶片。然而，在先進製程節點上，此流程便會失效。 經過佈置與佈線後，與佈線相關的物理效應（例如：訊號延遲增加及電壓降 ），加上因特定元件彼此鄰近所產生的寄生效應，會導致電路的「物理」版本與「邏輯」版本的行為產生差異。結果便是必須在邏輯合成與佈置佈線之間進行多次迭代，才能獲得可運作的設計。
實體合成 會將這些實作效應納入考量。設計的早期佈局圖，加上詳細的佈線估算，有助於及早提供關於前述物理效應的資料。因此，實體合成 提供了一種收斂式設計流程，所需迭代次數大幅減少。
實體合成 是如何運作的？
「左移」（實體合成 ）的整體目標，是在設計流程的早期階段就充分且詳細地考量後期實作的影響，藉此建立一個趨於收斂的設計流程。如此一來，早期設計結果便能符合後期實作的需求，並將返工需求降至最低。這種在早期階段就考量後期影響的一般流程，稱為「左移」方法。
在實體合成 的設計流程中，會先建立設計的早期佈局圖以獲取元件配置資訊，並根據此佈局圖估算佈線需求。最先進的設計流程在這些早期階段便會採用與最終驗收同等品質的工具。這得益於流程中所有工具共享的統一資料模型。
根據這些初步估算，在邏輯合成階段可納入更精確的走線效應，以及由佈局所引起的寄生效應與擁塞，以確保在進行物理實現時，最終設計能更貼近最終需求。
| 屬性 | 邏輯合成 | 實體合成 |
| 輸入資料 | RTL（例如 Verilog）、時序約束、目標製程技術 | RTL、早期佈局圖、佈線估算、符合簽核標準的工具 |
| 物理效應的考量 | 不予考慮 | 佈線延遲、電壓降 、寄生效應、佈置擁塞 |
| 設計流程的影響 | 需要使用佈局佈線工具進行多次迭代 | 收斂性更佳，所需迭代次數更少 |
| 方法類型 | 從前端到後端的順序化流程 | 「左移」：對後期影響的早期建模 |
| 結果準確度 | 缺乏物理回饋時，準確度會降低 | 更貼近最終需求，返工量最少 |
的重要性實體合成
在先進製程節點中，佈線與元件佈置所產生的物理效應相當顯著。若在綜合階段未將長線所引起的延遲與電壓降納入考量，將極難滿足晶片的功耗、效能及面積要求。這將導致前端與後端設計之間需要進行多次冗長的設計迭代，不僅增加設計專案的成本，更會大幅延長完成設計所需的時間。
好處實體合成
實體合成 的主要影響在於建立了一個可預測且趨於收斂的設計流程，當設計從前端逐步推進至後端並最終進行流片時，幾乎無需進行返工與修正。這種趨於收斂的設計流程，能讓晶片以更快的速度、更高的品質推向市場。 更快的上市時間能為任何先進設計專案的終身營收帶來顯著的正面影響，因為這能透過早期市場領先地位，為爭取更大的市場份額打開大門。產品品質的提升同樣也能帶來類似的效益。
| 效益 | 說明 |
| Convergent Design 流程 | 隨著設計從前端推進至後端，可將返工情況降至最低 |
| 縮短產品上市時間 | 減少設計迭代次數，加速專案完成 |
| 提升產品品質 | 錯誤較少，且更能符合功耗、效能及面積目標 |
| 更高的營收潛力 | 及早進入市場有助於提升市場佔有率與獲利能力 |
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