電子設計自動化 (EDA)
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定義
版圖與電路圖比對 (LVS) 檢查會將佈局中擷取的網表與原始原理圖網表進行比對，以判定兩者是否一致。若原理圖中的所有元件與網路均與佈局中的元件及網路相符，則該比對檢查即被視為「無誤」。此外，亦可選擇性地比對元件屬性，以判定其是否在特定容差範圍內相符。進行屬性比對時，所有屬性亦必須完全相符，方能達成「無誤」的比對結果。
LVS 是如何運作的？
LVS 流程主要由兩個主要步驟組成。流程中的第一個步驟是「萃取」，在此步驟中，系統會分析佈局資料庫內的各層，並萃取所有元件與網路。流程中的第二個步驟是「比對」，在此步驟中，系統會實際對元件與網路進行比對。
LVS 執行集包含一系列函式呼叫，用以控制資料擷取與網表比對。
常見的 LVS 問題
LVS 錯誤可分為兩大類：
萃取誤差
- 文字簡短且開放
- 裝置擷取錯誤
- 遺失的裝置終端機
- 額外裝置終端機
- 未使用的文字
- 重複結構的放置
比較錯誤
- 佈局／原理圖中不匹配的網點
- 佈局／原理圖中未配對的元件
- 屬性錯誤
- 埠交換錯誤
該方案提供哪些解決方案？ 新思科技 提供哪些解決方案？
新思科技「IC Validator 」物理驗證是一套全面的簽核解決方案，包含設計規則檢查（設計規則檢查 , DRC）、層間對齊（版圖與電路圖比對 , LVS）、填充功能等。
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