電子設計自動化 (EDA)
系統
矽智財 (Silicon IP)
SolvNetPlus
教育與訓練課程
定義
在系統單晶片（SoC）流程中，功能性工程變更指令（ECO）是一種直接修補或修改設計之閘極層級、後合成版本的方法。進行此類修改的原因可能包括：修正於設計的 RTL（合成前）版本中發現的錯誤、對設計進行優化，或是根據新的客戶需求更新設計。
後合成版本會直接進行修補，以避免耗時且成本高昂的完整重新實作流程，該流程包含邏輯合成、製程映射、放置、佈線、佈局萃取以及時序驗證。電子設計自動化（EDA）工具能夠將合成等任務的範圍縮小至僅受 ECO 影響的部分，從而節省時間。這些工具還能利用形式化方法，驗證 RTL 與修補後的閘極層級實作是否等效。
功能性工程變更指令 (ECO) 是如何運作的？
當面對「功能性工程變更指令 (ECO) 」時，在將該流程自動化時有三個要點需要考量：
- 確定 RTL 中需要重新合成之最小部分
- 確定需要進行迭代的最小區域（區塊）
- 在考量 ECO 可能造成的結構變動之同時，驗證結果的正確性
下圖說明了此流程：
功能性工程變更指令 (ECO) 的優點有哪些？
功能性 ECO（工程變更命令）是任何設計中至關重要的後期優化步驟。在此階段，將修正錯誤、實施優化，並滿足客戶在後期提出的請求。由於此流程發生在設計週期的後期，因此存在顯著的風險，即可能引入錯誤並在晶片製造過程中未被察覺，進而造成極其耗時且代價高昂的問題。
功能性工程變更指令 (ECO) 自動化能大幅降低錯誤漏網的機率。具體好處包括：
- 效率。ECO的實施僅需最少的返工。
- 產品上市時間。由於這些變更發生在流片前夕，若處理不當，延誤可能會導致產品上市延遲的問題。
- 信心。 等效性檢查 （LEC）的智慧邏輯可確保所做的變更並未以非預期的方式改變晶片的運作行為。
功能性工程變更指令 (ECO) 自動化面臨的挑戰
由於功能性 ECO 通常在設計流程的後期才被應用，因此驗證和優化這些變更的機會較少。基本上，這些變更必須「從一開始就做對」。需要克服的挑戰包括：
- 修補程式的效率。若流程效率不佳，將會在網表中新增大量新邏輯，這可能導致佈線擁塞及時序問題。
- 最佳化合成。若重新定位的 RTL 未針對需要重新合成的關鍵區域進行適當聚焦，該流程將耗時過久，進而可能影響產品上市時間。
- 強健驗證。邏輯等價性檢查（LEC）通常會應用於原始設計與修補後的設計，以驗證工程變更（ECO）是否會造成任何非預期的後果。某些工程變更（ECO）可能會進行優化，導致邏輯等價性檢查變得困難（例如：資料路徑優化）。
功能性工程變更指令 (ECO) 以及 新思科技
新思科技 Formality ECO提供了一種嶄新且穩健的方式來實作函式型 ECO。Formality ECO 能縮短處理時間、減少修補程式大小，並提升結果品質。下圖總結了這些優勢：
新思科技 PrimeClosure 這是業界首款以簽核為導向的 ECO 結案解決方案，能在單一控制台內完成簽核結案。
新思科技 ECO Fusion 基於融合驗證功能，透過在物理實現階段利用「IC Compiler II」進行快速設計變更，從而減少過多的 ECO 迭代需求，進而加速時序收斂，並將設計週期縮短多達 30%。
繼續閱讀
