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定義
設計規劃 這是用來管理並最小化與實作及設計定案相關之工程權衡的流程。在此階段必須做出結構與架構上的抉擇。鑑於設計複雜度日益增加，加上市場上市時程的壓力，這些策略性抉擇必須盡早做出。處理不完整或部分數據，是領先的「設計規劃 」流程中的關鍵環節。團隊必須能夠迅速評估並重新評估早期設計抉擇，以避免造成高昂成本的反覆迭代。
設計規劃 面臨哪些挑戰？
邁向先進製程節點的趨勢，正迫使設計人員將越來越多的元件塞入更小的幾何尺寸中。在這些先進製程節點上管理設計容量的挑戰正日益加劇。邏輯與物理複雜度的急劇增長，僅僅是個開始。 新的製程節點帶來了極具挑戰性的製造變異性增加。為確保具有嚴格熱設計點的裝置能長期穩定運作，電源管理也日益成為關注焦點。設計師在評估模組面積、連通性或資料流時，往往面臨創造出不可行實作「解決方案」的困境。上市時間的縮短，對設計師能否以高品質成果（QoR）應對這些挑戰，產生了重大影響。
隨著裝置數量增加、變異性增大、運作邊界與模式增多、對電源管理的重視程度提升，以及對設計重複利用的需求日益增加，設計規劃 已成為晶片開發中至關重要的環節。
How Do You Perform Design Planning?
針對設計規劃 ，並不存在通用的解決方案。每項設計，甚至每項設計的修訂，都可能需要運用設計規劃 工具箱中的不同面向。此工具箱不僅必須涵蓋範圍廣泛，其中每項工具更須能提供最佳且趨於一致的結果，這點至關重要。此工具箱中的實用屬性包括：
- 具備以最佳方式且無縫處理最大規模設計的能力
- 在高效完成這項工作的同時，最重要的是能提供領先的（QoR）
- 領先的方法論，能以最有效率的方式實現任何設計風格
若工具能夠同時涵蓋所有使用者定義的邏輯層級，並結合預期的相關實體層級，則 QoR 將始終得以提升。確保在規劃流程的相關階段都能取得這些資訊，即可確保設計最終能趨於收斂。
新思科技 IC Compiler™ II提供了一種資料模型，能讓建構於其上的應用程式快速存取資料。它大幅提升了實作與優化工具的處理能力，同時不會引入低效的抽象層。該模型將函式庫與設計資料整合為單一資料結構，消除冗餘，從而以緊湊的形式呈現底層資料。
新思科技 IC Compiler II 能在網表讀取過程中，自動且智慧地建立邏輯層級的大綱模型。使用者不僅能大幅降低記憶體需求，還能進行精準且快速的頂層探索與規劃。所有邏輯層級皆能完整保留，無需將設計扁平化或手動進行唯一化處理，既確保既有的測試方法學得以延續，又讓使用者免於處理複雜的層級管理。此高容量方法學在提供設計探索可擴展性的同時，亦能將執行時間與記憶體需求降至最低。
在「設計規劃 」過程中，週轉時間（TAT）遠不止於工具優化。要逐步趨近於一種在整合所有元素時能順利封裝的設計，必須理解並管理眾多層面。要實現「設計規劃 」，必須掌握多種不同任務的知識，才能產出最佳的佈局方案。
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