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정의
다이-to-다이 인터페이스는 동일한 패키지에 조립된 두 개의 실리콘 다이 간에 데이터 인터페이스를 제공하는 기능 블록입니다. 다이-to-다이 인터페이스는 패키지 내부의 두 다이를 연결하는 매우 짧은 채널을 활용하여, 기존의 칩 간 인터페이스가 달성하는 수준을 뛰어넘는 전력 효율과 매우 높은 대역폭 효율을 실현합니다.
다이 와다이 간 인터페이스는 일반적으로 두 다이(die)의 내부 상호 연결 패브릭 간에 원활한 연결을 제공하는 PHY 및 컨트롤러 블록으로 구성됩니다. 다이 와다이 간 PHY는 고속SerDes 아키텍처또는 고밀도 병렬 아키텍처를 사용하여 구현되며, 이는 다양한 첨단 2D, 2.5D 및 3D 패키징 기술을 지원하도록 최적화되어 있습니다.
다이 에서다이 로의 인터페이스는, 모놀리식 SoC 설계에서 동일한 패키지 내의 다중다이 SoC 어셈블리로 전환되는 업계 트렌드를 가능하게 하는 핵심 요소입니다. 이러한 접근 방식은 소형 공정 노드의 높은 비용과 낮은 수율에 대한 우려를 완화하고, 제품의 모듈성과 유연성을 한층 더 높여줍니다.
다이 에서다이 로 전환하는 인터페이스는 어떻게 작동하나요?
다이 와다이 간의 인터페이스는 다른 칩 간 인터페이스와 마찬가지로 두 다이 사이에 안정적인 데이터 링크를 형성합니다.
이 인터페이스는 논리적으로 물리 계층, 링크 계층, 트랜잭션 계층으로 나뉩니다. 이 인터페이스는 칩 작동 중에 링크를 설정하고 유지 관리하는 동시에, 애플리케이션에 내부 상호 연결 패브릭에 연결되는 표준화된 병렬 인터페이스를 제공합니다.
전방 오류 정정(FEC) 및/또는 순환 중복 검사(CRC)와 재시도 같은 오류 검출 및 정정 메커니즘을 추가함으로써 링크의 신뢰성이 보장됩니다.
물리 계층 아키텍처는 비동기식( SerDes) 기반이거나 병렬(parallel) 기반일 수 있다.
- SerDes 기반 아키텍처에는 병렬-직렬(직렬-병렬) 데이터 변환, 임피던스 매칭 회로, 클럭 데이터 복구 또는 클럭 전달 기능이 포함됩니다. 이 아키텍처는 NRZ 신호 방식 또는 더 높은 대역폭(최대 112 Gbps)을 위한 PAM-4 신호 방식을 지원할 수 있습니다. SerDes 아키텍처의 주요 역할은 유기 기판과 같은 단순한 2D형 패키징에서 I/O 상호 연결의 수를 최소화하는 것입니다.
- 병렬 기반 아키텍처는 다수의 저속 단순 트랜시버를 병렬로 연결한 구조로, 각 트랜시버는 드라이버와 수신기로 구성되며, 아키텍처를 더욱 단순화하기 위해 클럭 전달 기법을 사용합니다. 이 아키텍처는 DDR 방식의 신호 전송을 지원합니다. 병렬 아키텍처의 주된 역할은 실리콘 인터포저와 같은 고밀도 2.5D형 패키징에서 전력 소모를 최소화하는 것입니다.
다이 와다이 간 인터페이스의 장점
현대 칩 구현 방식은 모듈성과 유연성을 높이기 위해 패키지 내에 여러 개의 다이를 조립하는 방식의 솔루션으로 전환되는 추세입니다. 이러한 다중 다이(multi-다이 ) 접근 방식은 칩 크기가 레티클 전체 크기에 가까워짐에 따라(모놀리식) 기능을 여러 다이로 분할하여 수율을 향상시킴으로써, 더욱 비용 효율적인 솔루션을 구현하는 데에도 기여합니다.
다이 간의 인터페이스는 해당 시스템에 필요한 모든 핵심 요구 사항을 충족해야 합니다:
- 전력 효율.멀티-다이 시스템 구현은 동등한 모놀리식 구현과 동일한 수준의 전력 효율을 가져야 합니다. 다이-to-다이 링크는 현저한 불연속성이 없는 단거리, 저손실 채널을 사용합니다. PHY 아키텍처는 이러한 우수한 채널 특성을 활용하여 PHY의 복잡성을 줄이고 전력을 절약합니다.
- 낮은 지연 시간.서버 또는 가속기 SoC를 여러 다이로 분할하더라도, 서로 다른 다이에 있는 메모리에 접근할 때 지연 시간이 현저히 달라져 비통합 메모리 아키텍처가 되어서는 안 됩니다. 다이-to-다이 인터페이스는 단순화된 프로토콜을 구현하며, 지연 시간을 최소화하기 위해 칩 상호 연결 패브릭에 직접 연결됩니다.
- 높은 대역폭 효율성. 첨단서버, 가속기 및 네트워크 스위치는 다이(die) 간에 방대한 양의 데이터를 전송해야 합니다. 1.5Gbps( 다이) 대다이 인터페이스는 다이 에지 점유율을 줄이면서 필요한 모든 대역폭을 지원할 수 있어야 합니다. 이 목표를 달성하기 위해 일반적으로 두 가지 방법이 사용됩니다. 하나는 레인당 매우 높은 데이터 전송 속도(최대 112 Gbps)를 지원하는 PHY를 도입하여 필요한 레인 수를 최소화하는 것이고, 다른 하나는 필요한 대역폭을 확보하기 위해 대량의 레인이 병렬로 연결된 저속 데이터 전송 레인(레인당 최대 8 Gbps)에서 더 미세한 범프 피치(마이크로범프)를 사용하여 PHY의 밀도를 높이는 것입니다.
- 견고한 링크. 다이 에서다이 로 연결되는 링크에는 오류가 없어야 합니다. 인터페이스는 모든 오류를 감지하고 낮은 지연 시간 내에 수정할 수 있을 만큼 견고한 저지연 오류 감지 및 수정 메커니즘을 구현해야 합니다. 이러한 메커니즘에는 일반적으로 FEC와 재시도 프로토콜이 포함됩니다.
다이-to-다이 인터페이스 사용 사례
여러 개의 다이를 하나의 패키지에 통합함으로써, 칩렛 제품의 모듈화와 공정 노드 최적화를 가능하게 하면서무어의 법칙을지속할 수 있는 또 다른 방법을 제공합니다. 다중 칩 패키지( 칩렛 )는 고성능 컴퓨팅(HPC)과 같이 연산 집약적이고 워크로드가 많은 애플리케이션에 사용됩니다.
다이-to-다이 인터페이스는 HPC, 네트워킹,hyperscale 데이터 센터, 인공지능(AI) 등의 애플리케이션을 대상으로 하며, 다음과 같은 네 가지 주요 사용 사례가 있습니다:
스케일 SoC
이 목표는 가상 연결(다이-to-다이)을 통해 다이들을연결함으로써컴퓨팅 성능을 높이고, 서버 및AI 가속기를위한 다양한 SKU를 개발하여 다이 간에 긴밀하게 연동된 성능을 구현하는 것입니다.
분할형 SoC
목표는 초대형 SoC를 구현하는 것입니다. 대규모 컴퓨팅 및 네트워크 스위치 다이는 레티클의 한계에 다다르고 있습니다. 이를 여러 개의 다이로 분할하면 기술적 실현 가능성을 확보하고, 수율을 향상시키며, 비용을 절감하고, 무어의 법칙을 연장할 수 있습니다.
합계
이 목표는 서로 다른 다이에서 구현된 여러 가지 이질적인 기능을 통합하여 각 기능에 최적의 공정 노드를 활용하고, 전력 소모를 줄이며, FPGA, 자동차, 5G 기지국과 같은 응용 분야에서 폼 팩터를 개선하는 데 있습니다.
세분화
이 목표는 중앙 칩을 I/O 칩과 분리하여 중앙 칩을 첨단 공정으로 쉽게 이전할 수 있도록 하는 한편, I/O 칩은 기존 공정을 유지함으로써 제품 진화에 따른 위험과 비용을 낮추고, 재사용을 가능하게 하며, 서버, FPGA, 네트워크 스위치 및 기타 애플리케이션 분야에서 시장 출시 기간을 단축하는 것입니다.
다이-to-다이 인터페이스 및 Synopsys
Synopsys 다이 에서다이 에 이르는 광범위한 112G USR/XSR 및 HBI PHY IP, 컨트롤러 IP, 그리고 인터포저 분야의 전문지식을 결합하여, 다이 분할, 다이 분산, 컴퓨팅 확장 및 기능 통합을 지원하는 포괄적인 다이 에서다이 IP 솔루션을 제공합니다. SerDes 기반의 112G USR/XSR PHY와 병렬 기반의 8G OpenHBI PHY는 첨단 FinFET 공정으로 제공됩니다. 이 구성 가능한 컨트롤러는 리플레이 및 선택적 오류 정정 코드(FEC)를 포함한 오류 정정 메커니즘을 사용하여, 안정적인 다이-다이 링크를 위한 비트 오류율을 최소화합니다. 또한 코히어런트 및 비코히어런트 데이터 통신을 위한 Arm® 전용 인터페이스를 지원합니다.
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