EDA
System
IP
SolvNetPlus
Training & Education
정의
SerDes 이는 고속 칩 간 통신에 사용되는 디지털 데이터를 직렬화 및 역직렬화하는 기능 블록입니다. 고성능 컴퓨팅(HPC), 인공지능(AI), 자동차, 모바일 및 사물인터넷(IoT) 애플리케이션을 위한 최신 SoC는 다음과 같은 다양한 데이터 전송 속도와 표준을 지원할 수 있는 직렬화/역직렬화( SerDes ) 기능을 구현하고 있습니다. PCI Express(PCIe)MIPI, 이더넷, USB, USR/XSR과 같은 다양한 데이터 전송 속도와 표준을 지원하는 xml-ph-0000@deepl.internal를 구현합니다.
SerDes 구현에는 병렬-직렬(직렬-병렬) 데이터 변환, 임피던스 매칭 회로 및 클럭 데이터 복구 기능이 포함됩니다. SerDes 의 주요 역할은 I/O 상호 연결의 수를 최소화하는 것입니다.
왜 ‘ SerDes ’가 필요한가요?
집적회로(IC) 에서의 분산 데이터 처리를 위해서는 IC 간에 고속 데이터 전송이 필요합니다. 칩 간 데이터 전송 방식으로는 병렬 방식과 직렬 방식이 있습니다. 병렬 데이터 전송은 IC 간에 여러 개의 연결이 필요한 반면, 직렬 데이터 전송은 단 한 쌍의 연결만으로도 충분합니다.
위 표에서 볼 수 있듯이, 직렬 데이터 전송은 저전력 소비, 뛰어난 EMI 성능, 간편한 패키지 설계와 같은 장점 덕분에 이상적인 선택지가 될 수 있습니다.
448G 이더넷을 위한 설계
살펴보기 차세대 AI 및 HPC 클러스터 네트워크를 위한 호스트 아키텍처 및 변조 전략.
SerDes 응용 분야
SerDes 이는 칩 간 상호 연결 시스템의 물리 계층을 구성하는 가장 기본적인 요소입니다:
SerDes + 물리 코딩 하위 계층(PCS) = PHY 또는 물리 계층
개방형 시스템 상호연결(OSI) 모델은 물리 계층(PHY)을 데이터의 송수신을 담당하는 추상화 계층으로 정의합니다. 이는 OSI 모델에서 가장 하위 계층이며, OSI 모델에는 다음과 같은 계층들도 포함됩니다:
- 애플리케이션 계층
- 표현 계층
- 세션 계층
- 전송 계층
- 네트워크 계층
- 데이터링크 계층
프로토콜에 따라 PHY에 대한 추상화 구분이 다양합니다. 예를 들어, IEEE 802.3에서 정의한 100G PHY는 다음과 같은 추상화 계층을 가지고 있습니다:
이 모델에서 SerDes 는 PMA/PMD 하위 계층을 구현할 예정이며, 이는 인터페이스 초기화, 인코딩 및 디코딩, 클럭 정렬을 담당하는 논리적 하위 블록입니다.
PHY IP 솔루션의 기능 Synopsys 제공합니까?
Synopsys 이 회사는 다양한 시장에서 현재 가장 널리 채택된 디바이스 및 시스템에 구현된 SoC 설계를 위한 고품질의 실리콘 검증 완료 IP 솔루션을 제공하는 선도적인 업체입니다. Synopsys'의 포괄적인 고속SerDes IP 포트폴리오는 업계 최고 수준의 전력 효율, 성능 및 면적 효율성을 제공하여, 설계자들이 hyperscale 데이터 센터, 네트워킹 및 스토리지 애플리케이션을 위한 고성능 컴퓨팅 SoC의 효율적인 연결성 요구 사항을 충족할 수 있도록 지원합니다.
- 224G 이더넷 PHY IP와 112G 이더넷 PHY IP는 최대 800G/1.6T급 고성능 컴퓨팅 SoC를 위한 진정한 장거리 채널을 구현합니다.
- UALink PHY IP는 최대 200Gbps의 속도로 AI 가속기 링크를 확장할 수 있게 해줍니다.
- 56G 이더넷 PHY IP는 최대 400G 이더넷 애플리케이션의 커버리지 및 성능을 지원합니다.
- 다이- UCIe 및 112G XSR용 다이 PHY IP
- 다중 프로토콜 PHY는 이더넷, PCI Express, CCIX, CXL 등 다양한 프로토콜을 지원합니다.
- PCI Express PHY IP는 첨단 FinFET 공정 기반의 최대 128GT/s SoC에 고성능이자 전력 효율적인 연결성을 제공합니다.
계속 읽기
소개 Synopsys Long-Horizon AgentEngineer™ 솔루션 및 Autopilot™ 플랫폼: 자율 엔지니어링 실리콘에서 시스템까지
