배치 및 배선 이는 실리콘 칩 설계의 핵심 단계로, 전자 설계 자동화(EDA) 도구를 사용하여 칩 위에 논리 게이트를 물리적으로 배치(placement)하고 배선 경로(routing)를 통해 이를 연결하는 과정입니다. 배치 및 배선 는 수십억 개의 게이트와 배선이 칩의 제한된 면적 내에 최적으로 배치되도록 보장하며, 이는 칩의 성능, 전력 소비 및 제조 가능성에 영향을 미칩니다.
실리콘 칩은 EDA 도구를 활용하여 설계됩니다. 실리콘 칩을 설계하는 과정에는 여러 가지 복잡한 단계가 있지만, 가장 기본적으로 주요 단계는 다음과 같습니다:
EDA 도구는 설계자가 위에서 언급한 복잡한 단계들을 자동화하고 간소화할 수 있도록 돕는 일련의 소프트웨어(및 일부 하드웨어) 애플리케이션으로, 칩 설계자들이 이러한 복잡한 소자를 설계하는 데 드는 시간과 노력을 엄청나게 절약해 줍니다. 오늘날의 실리콘 칩에는 수십억 개의 상호 연결된 논리 게이트가 포함될 수 있으며, 수많은 EDA 소프트웨어와 하드웨어 설계 검증 도구의 도움 없이는 실리콘 칩을 제작하는 것이 불가능할 것입니다.
실리콘 칩 설계 과정의 핵심 단계 중 하나는 회로 배치( 물리 설계 ) 또는 레이아웃(layout)으로, 흔히 회로 배치( 배치 및 배선)라고도 불립니다. 이 단계에서는 논리적 설계가 완료된 후, 이를 실리콘 위에 물리적으로 배치합니다. 회로 배치( 배치 및 배선)에는 크게 두 가지 주요 단계가 있습니다:
배치: 논리 게이트는 실리콘 칩상의 최적의 물리적 위치에 배치됩니다.
배선: 논리 게이트의 핀들은 실리콘 칩에 식각된 금속 배선(“배선”)을 통해 연결됩니다.
현대식 실리콘 칩의 수십억 개 게이트가 칩 면적 내에 매우 빽빽하게 배치되어 있어 배선(수십억 개의 전선을 물리적으로 연결하는 작업)을 위한 공간이 제한적이기 때문에, 설계, 최적의 배치 및 배선 작업은 전자 설계 자동화( 물리 설계 , EDA) 소프트웨어에 있어 매우 까다로운 과제입니다. EDA 도구의 성능은 회로 분석( 배치 및 배선 ) 결과의 품질과 효율성, 그리고 회로 분석( 물리 설계)을 완료하는 데 소요되는 CPU 시간을 기준으로 평가됩니다.
EDA 소프트웨어 도구를 사용하여 배치 및 배선 설계 단계를 수행하기 전에, 실리콘 다이 설계 데이터베이스와 칩의 논리 설계를 배치 및 배선 도구에 제공해야 합니다. 설계 데이터베이스는 물리적(및 논리적) 설계를 담는 빈 캔버스와 같으며, 도구에 칩의 물리적 크기와 치수를 알려줍니다. 또한 논리 설계 데이터베이스에는 논리 게이트와 각 게이트 간의 핀 간 연결 정보가 포함되어 있습니다.
EDA 툴이 직면한 과제는 논리 설계를 배치 및 배선 하여 정확하고 최적화된 방식으로 물리 설계 로 변환하는 것입니다. 주어진 논리 설계와 빈 물리 설계 를 바탕으로 할 때, 배치 및 배선 솔루션의 가능성은 무수히 많으며, 이는 정답이 단 하나뿐인 퍼즐이 아닙니다. 여기서 핵심 과제는 설계자가 설정한 전력, 성능, 면적(PPA) 목표는 물론 , 최종적으로 실리콘 칩을 제조하는 파운드리에서 정한 물리 설계 규칙까지 모두 충족하는 배치 및 배선 완료된 설계를 도출해내는 것입니다.
배치 및 배선 (물리 설계 ) 단계에 관한 몇 가지 세부 사항:
EDA 소프트웨어를 통해 설계의 배치 및 라우팅이 완료된 후, 생성된 물리 설계 를 분석하여 그 품질을 평가할 수 있습니다. 대표적인 지표로는 다음이 있습니다:
설계 경로를 구성하는 데 사용된 총 전선 길이 (일반적으로 짧을수록 좋습니다)
배치 및 라우팅 혼잡도 (일반적으로 혼잡도가 낮을수록 좋다)
남아 있는 단락 또는 개방 수 (경로를 찾을 수 없는 경우 일부 신호에서 배선 단락 또는 개방이 발생할 수 있음)
설계 규칙 위반 건수 (설계 규칙 위반을 피할 수 없는 경우)
EDA 툴은 또한 논리 게이트 배치와 물리적 배선 경로를 보여주는 강력한 그래픽 표시 기능을 제공합니다. 엔지니어들은 디버깅이나 시각화를 위해 문제나 혼잡 등이 발생한 원하는 영역을 확대하여 확인할 수 있습니다.
그림 1은 논리 게이트 배치(사각형)를 보여줍니다:
그림 2는 다층 라우팅 세그먼트를 보여줍니다. 각 계층은 서로 다른 색상으로 표시됩니다:
EDA 도구는 설계자가 지정한 제약 조건을 고려하면서 배치 및 배선( 배치 및 배선 ) 단계를 완전히 자동화합니다. 이를 통해 엔지니어는 설계별 요구 사항을 충족하도록 배치 및 배선 결과를 조정할 수 있습니다. 제약 조건의 예로는 다음과 같은 것들이 있습니다:
EDA 기반의 자동 설계 검증( 배치 및 배선 )은 설계 제약 조건을 충족할 뿐만 아니라, 설계 규칙을 확인하고 이를 위반하지 않도록 보장함으로써 파운드리 요구 사항을 충족하는 설계를 생성할 수 있습니다. 설계 규칙의 예로는 다음과 같은 것들이 있습니다:
최신 EDA 소프트웨어 툴은 멀티코어 CPU, 멀티스레딩 및 기타 병렬 처리 소프트웨어와 하드웨어 기술을 활용하여, 특히 수십억 게이트 규모의 대규모 설계에서 상당한 시간이 소요될 수 있는 배치 및 배선 단계를 가속화합니다. 배치 및 배선 소프트웨어는 소형 칩부터 대규모 시스템온칩(SoC)에 이르기까지, 수작업으로는 처리하기 어려운 모든 규모의 설계를 처리할 수 있습니다. 또한 이 소프트웨어는 어떤 파운드리나 실리콘 기술을 사용하여 제작된 설계도 지원합니다. 배치 및 배선 소프트웨어는 새로운 실리콘 기술 및 패키징 옵션에 적응하기 위해 EDA 기업들에 의해 지속적으로 개선되고 있습니다.
물리 설계 를 완전히 자동화함으로써, 엔지니어들은 지루하고 저수준인 레이아웃 작업 대신 더 높은 수준의 설계 과제와 혁신에 집중할 수 있습니다.
Synopsys 까다로운 타이밍, 전력 및 면적 요구 사항을 충족하는 최적의 물리적 설계를 생성하는 동시에 개별 설계자의 제약 조건과 지침을 반영하는 포괄적이고 자동화된 배치 및 배선 솔루션을 제공합니다. Synopsys 자동화된 배치 및 배선 기능을 제공하는 제품으로는 다음이 있습니다:
이 제품들은 ‘ 배치 및 배선 ’가 핵심을 이루는 포괄적인 실리콘 설계 솔루션을 제공합니다. 통합된 환경으로서, 이 솔루션들은 실리콘 칩 설계 전 과정에 걸쳐 타당성 탐색, 프로토타이핑, 플로어플래닝, 설계, 최적화, 분석, 검증 및 첨단 패키징 기능을 모두 제공합니다. Synopsys’ 배치 및 배선 솔루션은 개별적이고 고립된 설계 단계가 아닌, 전체 흐름의 맥락에서 통합된 기능을 제공합니다. 예를 들어, 배치 및 라우팅 단계는 타이밍과 면적을 기반으로 이루어지므로, 최적화가 물리 설계 와 긴밀하게 연결됩니다. 이를 통해 칩 설계자들은 서로 연결되지 않은 일련의 소프트웨어 도구 대신, 완벽한 종단 간 통합 솔루션을 활용할 수 있습니다.
초기 아키텍처 탐색부터 설계 구현, 테스트, IP, 소프트웨어 및 하드웨어 검증에 이르기까지, Synopsys 실리콘 칩 설계 분야의 차세대 혁신을 지속적으로 주도하고 있습니다.
이 블로그 전반에 걸쳐 다룬 주요 용어와 개념을 명확히 이해하는 데 도움을 드리기 위해, 아래에 간단한 FAQ를 정리했습니다. 이 섹션에서는 실리콘 칩 설계 및 배치 및 배선 공정에 관한 자주 묻는 질문들을 다루고 있습니다.
논리 게이트는 실리콘 칩 설계의 기본 구성 요소입니다. 이 게이트들은 실리콘 칩 위에 배치되며, 논리적 연결과 물리적 배선을 통해 서로 연결됩니다.
다음과 같이도 불립니다 레이아웃 , 혹은 배치 및 배선물리 설계 는 실리콘 칩 설계에서 논리 게이트의 물리적 배치와 연결을 결정합니다.
레이아웃이란 실리콘 칩을 물리적으로 설계하는 과정을 말하며, 이를 물리 설계 그리고 배치 및 배선라고도 합니다.
배치 및 배선 이는 실리콘 칩 개발 과정에서 설계에 따라 칩 상의 모든 논리 게이트를 물리적으로 배치하고 연결하는 핵심 단계입니다. 이를 ‘배선( 물리 설계)’이라고도 합니다.
실리콘 칩 설계의 배치 단계에서는 최적의 알고리즘을 활용하고 설계자의 요구 사항을 고려하여 설계 내 각 논리 게이트의 위치를 결정합니다.
실리콘 칩 설계의 배선 단계에서는 논리 게이트의 핀들을 연결하는 금속 트레이스(전선)를 생성하고 배선합니다.
설계 규칙은 칩의 양산이 가능하도록 보장하기 위해 실리콘 파운드리 업체들이 정한 요구 사항입니다.
제약 조건이란 칩 설계자가 정의한 요구 사항으로, 배치 및 배선 도구의 입력으로 사용됩니다. 여기에는 타이밍, 배선 폭, 배선 간격, 배치 제한 사항 등이 포함됩니다.