하드웨어-소프트웨어 코디자인이란 무엇인가?

범용 프로세서가 이 세 가지 요구사항을 모두 충족하는 경우는 드뭅니다. 이를 만족하려면 실행할 소프트웨어와 긴밀히 연계하여 설계된 신경망 처리 장치(NPU) 및 AI 가속기 IP와 같은 특화된 실리콘이 필요합니다. 멀티모달 피지컬 AI가 차세대 NPU에 요구하는 사항은 차세대 NPU가 피지컬 AI에 필수적인 이유에서 다룹니다.

피지컬 AI SoC를 위한 코디자인은 흐름의 각 단계에서 하드웨어와 소프트웨어 관점을 통합합니다. Synopsys, Inc.(Nasdaq: SNPS)는 설계, 사인오프, 검증의 모든 단계에서 사용되는 툴을 제공합니다.

1. 아키텍처 탐색

코디자인은 RTL(Register-Transfer-Level) 코드가 작성되기 전에 후보 아키텍처를 타겟 워크로드와 비교 평가하는 것으로 시작됩니다. Synopsys Platform Architect는 프로세서, 메모리, 인터커넥트 선택 사항에 대한 초기 탐색을 지원하므로, 아키텍트는 설계가 의도된 AI 워크로드를 어떻게 처리할지, 그리고 (주로 메모리 대역폭 측면에서) 병목 현상이 어디에서 발생하는지 미리 파악할 수 있습니다. Synopsys RTL Architect는 초기 아키텍처 탐색과 최적화를 수행하며, 전력, 성능, 면적(PPA) 및 혼잡도 영향에 대해 RTL을 분석하고 최적화합니다.

2. 전력 및 성능 최적화

와트당 성능이 지배적인 제약 조건이므로, 전력은 개발 막바지에 확인하는 것이 아니라 초기 단계부터 분석하고 최적화합니다. Synopsys SpyGlass Power는 RTL 단계에서 전력을 평가하고 줄여주며, Synopsys RedHawk-SC는 이후 공정에서 전력 무결성 사인오프를 지원합니다. Synopsys PrimePower는 초기 RTL 탐색부터 최종 게이트 레벨 사인오프까지 포괄적인 물리 인지형 사인오프 정확도의 전력 분석 솔루션을 제공하며, Synopsys Fusion Compiler는 전력 인지형 합성 및 물리적 구현을 레이아웃 단계까지 수행합니다. 여러 단계에 걸쳐 전력을 최적화함으로써 설계가 진행되는 동안에도 예산 범위 내에서 유지되도록 보장합니다.

3. AI 기반 설계 최적화

설계 공간 탐색 자체를 AI로 가속화할 수 있습니다. Synopsys DSO.ai는 머신러닝을 적용하여 설계 공간을 탐색함으로써, 동일한 일정 내에 수동 반복 작업으로는 달성하기 어려운 더 나은 전력, 성능, 면적(PPA) 결과를 도출합니다. Synopsys 3DIC Compiler는 칩과 패키지의 공동 설계를 통합하는 단일형의 확장 가능한 자동화 환경을 제공하여 3차원 집적회로(3D IC) 설계의 고유한 과제를 해결하며, 복잡한 멀티 다이 설계의 PPA 개선과 더 빠른 시장 출시를 지원합니다.

4. 통합 및 검증

가속기와 주변 SoC는 긴밀하게 통합되어야 하며, 실리콘이 제작되기 전에 하드웨어와 소프트웨어를 함께 검증해야 합니다. Synopsys ZeBu 에뮬레이션 시스템을 사용하면 팀에서 실제 소프트웨어 워크로드를 하드웨어 설계와 연동하여 조기에 실행할 수 있으므로, 테이프아웃 훨씬 전에 하드웨어와 소프트웨어의 정합성을 확인할 수 있습니다. 실리콘이 존재하기 전에 설계에 대해 프로덕션 소프트웨어를 실행한다는 것은 설계 단계에서 사용되며 수명 주기 전반에 걸쳐 적용될 수 있는 전자 하드웨어의 가상 복제본인 일렉트로닉스 디지털 트윈을 활용함을 의미합니다. 가속기는 완전한 SoC에 필요한 인터페이스, 파운데이션 및 보안 IP와 함께 통합됩니다.

플로우의 각 단계는 고유한 기능을 수행하는 툴에 의존합니다. 일정 상의 위치가 아닌 기능별로 그룹화하면 각 툴이 어떤 기여를 하는지 명확히 파악할 수 있습니다.

코디자인의 가치는 양산형 실리콘에서 명확히 드러납니다. 엣지 AI 기업인 SiMa.ai는 멀티모달 피지컬 AI를 위한 2세대 Modalix SoC를 설계할 때 Synopsys 툴과 IP를 활용하여 사내에서 전체 설계-투-테이프아웃(design-to-tape-out) 플로우를 수행했으며, 결함 없는 초도품(A0) 실리콘을 달성했습니다. SiMa.ai는 Modalix가 기존 대안 대비 '와이어당 성능이 10배'에 달하며, 4칩 클러스터로 구성할 경우 '최대 200 TOPS'를 제공한다고 밝힙니다.

개발팀은 에뮬레이션을 통한 조기 하드웨어-소프트웨어 통합 덕분에 이를 달성할 수 있었다고 평가했습니다. SiMa.ai의 하드웨어 엔지니어링 부사장인 스리비 드루바나라얀(Srivi Dhruvanarayan)은 "ZeBu를 활용하여 칩이 도착하기도 전에 Llama 모델 워크로드를 실행할 수 있었으며, 이는 설계의 안정성과 소프트웨어의 완성도에 대한 확신을 갖는 데 도움이 되었습니다"라고 말했습니다. 자세한 내용은 SiMa.ai 고객 성공 사례에서 확인하실 수 있습니다.

코디자인과 전통적인 순차적 플로우의 차이는 두 방식을 나란히 비교했을 때 가장 명확해집니다.

향상된 전력당 성능

실리콘과 소프트웨어를 함께 설계하면 모바일 피지컬 AI가 의존하는 전력당 TOPS 목표를 달성할 수 있으며, 이는 범용 방식으로는 달성하기 어려운 목표입니다.

첫 실리콘에서의 성공

팹아웃 전에 하드웨어와 소프트웨어를 함께 검증하면 수백만 달러의 비용과 수개월의 일정 지연을 초래할 수 있는 재설계(respin) 리스크를 줄일 수 있습니다.

시장 출시 기간 단축

하드웨어와 소프트웨어를 순차적이 아닌 병렬로 개발함으로써 전체 프로그램 일정을 단축합니다.

개발 리스크 감소

에뮬레이션 및 가상 모델을 통해 통합 문제를 조기에 발견함으로써 수정 비용이 적게 드는 단계에서 해결할 수 있습니다.

시스템 복잡성

하드웨어와 소프트웨어를 공동 설계하면 상호작용하는 의사결정의 수가 늘어나며, 이를 위해서는 체계적인 아키텍처와 팀 간 협업이 필수적입니다.

툴 및 IP 통합

효율적인 SoC는 가속기, 인터페이스, 파운데이션, 보안 IP를 통합해야 하며 이들은 유기적으로 작동해야 합니다. 일관된 툴체인은 이러한 통합을 지원합니다.

메모리 대역폭

대규모 AI 모델은 메모리 병목 현상을 겪는 경우가 빈번하므로, 전력 예산을 초과하지 않으면서 충분한 대역폭을 제공하는 것이 핵심 공동 설계 과제입니다.

하드웨어-소프트웨어 검증 노력

실리콘 제작 전에 하드웨어와 소프트웨어의 올바른 동작을 검증하려면 에뮬레이션 및 가상 모델 인프라와 함께 대표적인 테스트 워크로드를 구축하는 노력이 필요합니다.

효율적인 피지컬 AI SoC 구축은 전체 설계 플로우에 걸쳐 실리콘과 소프트웨어를 일치시키는 데 달려 있습니다. AI SoC를 위한 시놉시스 IP 및 설계 솔루션에 대해 자세히 알아보십시오.

추가 자료

• Physical AI 란 무엇인가? — 이 주제를 둘러싼 더 넓은 공학적 맥락.
• 피지컬 AI를 위해 차세대 NPU가 필수적인 이유 — 멀티모달 피지컬 AI를 위해 NPU 아키텍처가 진화해야 하는 방향.
• 개념에서 테이프아웃까지: SiMa.ai, 피지컬 AI용 결함 없는 A0 실리콘 달성 — 프로덕션 하드웨어-소프트웨어 공동 설계 사례 연구.
• 토큰에서 물리학까지: 뉴로모픽 컴퓨팅이 ‘ Physical AI ’에 어떻게 힘을 실어줄 것인가 — 새롭게 등장하는 저전력 엣지 아키텍처.
• 표준 기반 IP를 활용한 피지컬 AI SoC 아키텍처 설계 — 피지컬 AI SoC용 인터페이스 IP에 관한 온디맨드 웨비나.
• 일렉트로닉스 디지털 트윈이란 무엇입니까? — 실리콘 전 하드웨어-소프트웨어 검증을 뒷받침하는 설계 단계 가상화.