What is Synthesis?

합성은 디지털 회로의 동작을 레지스터, 연산 및 데이터 흐름의 관점에서 설명하는 RTL 코드에서 시작됩니다. 합성 과정은 다음과 같은 몇 가지 주요 단계를 거칩니다:

1. 구문 분석 및 상세화: 합성 도구는 RTL 코드를 읽어들여 오류를 확인하고, 모듈과 계층 구조를 정리하여 설계의 내부 모델을 구축합니다.
2. 기술 매핑: 이 도구는 RTL 논리를 대상 기술 라이브러리에 포함된 표준 논리 게이트 및 플립플롭으로 구성된 네트워크로 변환합니다.
3. 최적화: 넷리스트는 면적 최소화, 저전력 소비, 고성능과 같은 설계 목표에 맞춰 최적화됩니다. 논리 최소화, 리타이밍, 리소스 공유와 같은 기법이 일반적으로 사용됩니다.
4. 제약 조건 처리: 설계자는 클럭 주기, 타이밍 요구 사항, 면적 제한 등의 제약 조건을 지정합니다. 합성 도구는 최적화 과정에서 이러한 제약 조건을 충족하도록 시도합니다.
5. 출력 생성: 최종 결과물은 게이트 레벨 넷리스트이며, 이는 물리 설계, 배치 및 라우팅과 같은 후속 단계에서 사용됩니다.

합성 도구는 또한 설계가 지정된 목표를 얼마나 잘 충족하는지에 대한 피드백을 제공합니다. 예를 들어, 회로가 원하는 클럭 속도로 작동할지, 또는 특정 면적 예산 내에 들어갈지 여부를 예측할 수 있습니다. 이러한 피드백을 통해 설계자는 설계 과정의 초기 단계에서 RTL 코드나 제약 조건을 개선할 수 있습니다.

합성은 검증 및 테스트와 밀접한 관련이 있습니다. 합성 과정에서 테스트 구조를 삽입하여, 제조된 칩의 결함을 효율적으로 테스트할 수 있도록 할 수 있습니다. 또한 합성 도구는 게이트 레벨 넷리스트가 원본 RTL 코드와 기능적으로 동등한지 확인하는 형식 검증 도구와 연동되어, 제조 전에 오류를 발견하는 데 도움을 줍니다.

RTL 합성은 구체적으로 레지스터 전송 레벨(RTL) 코드를 게이트 레벨 넷리스트로 변환하는 과정을 의미하는 반면, 논리 합성은 다양한 추상화 수준에서의 최적화 및 변환을 포함할 수 있는 더 광범위한 용어입니다. 실제로 디지털 IC 설계 분야에서는 이 두 용어가 종종 같은 의미로 혼용되기도 합니다.

현대 합성 기술은 급속히 발전하고 있습니다. 기계 학습은 설계 변경의 영향을 예측하고 최적화를 개선하는 데 활용되고 있습니다. 클라우드 기반 합성 기술은 대규모 설계의 처리 속도를 높여줍니다. 합성, 배치 및 배선을 통합한 통합 워크플로는 첨단 칩에 요구되는 점점 더 높아지는 복잡성과 집적도를 해결하는 데 기여하고 있습니다.

Synthesis는 반도체 설계 공정에 다음과 같은 다양한 중요한 이점을 제공합니다:

• 자동화: 고수준 설계에서 제조 가능한 하드웨어로의 변환 과정을 자동화하여 수작업 부담을 줄여줍니다.
• 최적화: 첨단 알고리즘을 통해 전력, 성능, 면적 등 주요 설계 지표를 개선합니다.
• 확장성: 소형 컨트롤러부터 대형 시스템 온 칩(SoC) 장치에 이르기까지 처리할 수 있습니다.
• 예측 가능성: 품질 지표에 대한 조기 피드백을 제공하여, 설계자가 실제 구현에 앞서 정보에 입각한 결정을 내릴 수 있도록 돕습니다.
• 통합: 검증, 테스트 및 물리 설계 도구와 원활하게 연동되어 칩 개발 전 과정을 효율화합니다.
• 일관성: RTL 단계부터 실리콘 제작 단계에 이르기까지 설계 의도가 유지되도록 하여, 신뢰성과 수율을 향상시킵니다.

Synopsys 전자 설계 자동화 분야의 글로벌 선도 기업으로, 다음 두 분야 모두에 합성 솔루션을 제공하고 있습니다. FPGA 및 ASIC 설계 워크플로우 모두를 위한 합성 솔루션을 제공합니다.

• FPGA 설계의 경우, Synopsys Synplify®를 제공합니다. Synplify®는 프로그래머블 로직 설계에 고품질의 결과를 제공하는 널리 사용되는 합성 솔루션으로, 안전 및 고신뢰성 로직의 자동 삽입에 중점을 두어 매우 효율적인 매핑과 타이밍 클로저를 보장합니다.
• 다음과 같은 경우 ASIC 설계, Synopsys 는 업계 표준 RTL 합성 툴인Design Compiler®와 합성, 배치, 라우팅을 통합한 통합 RTL-to-GDSII 흐름인Fusion Compiler™를 제공합니다. 이러한 솔루션은 엔지니어들이 첨단 공정 노드에서 전력, 성능 및 면적을 최적화할 수 있도록 지원합니다.

모든 Synopsys 합성 도구는 Verilog, SystemVerilog, VHDL과 같은 업계 표준 하드웨어 기술 언어를 지원합니다. 이러한 솔루션을 도입함으로써 엔지니어링 팀은 수렴 속도를 높이고, 설계 품질에 대한 조기 통찰력을 확보하며, FPGA 및 ASIC 설계 분야에서 경쟁력 있는 성과를 달성할 수 있습니다.