레지스터 전송 수준(RTL) 설계 란 무엇인가요?

레지스터

RTL 설계에서 일정량의 데이터를 저장할 수 있는 하드웨어 요소를 레지스터라고 합니다. 레지스터는 일반적으로D 플립플롭으로 구현됩니다. 레지스터의 값은 논리 연산의 입력으로 읽히거나, 연산의 출력으로 설정될 수 있습니다. 레지스터 간에 데이터가 어떻게 흐르는지, 그리고 연산에 의해 데이터가 어떻게 변화하는지를 규명하는 것이 RTL 설계의 근본적인 목적입니다.

하드웨어 설명 언어(HDL)

RTL 설계에서 가장 중요한 부분은 회로의 동작을 기술하는 코드입니다. HDL은 변수, 함수 호출, if-then-else 및 CASE와 같은 논리 문, 부울 문, 수학 연산 등을 포함하는, 프로그래밍 언어와 매우 유사한 사양 언어입니다. 그러나 HDL은 전자 회로, 주로집적 회로의 동작과 구조를 기술하기 위해 특별히 고안되었습니다. HDL을 일반 프로그래밍 언어와 구별하는 한 가지 특징은, 언어 내에 시간 개념이 포함되어 있어 회로 내의 클럭에 의해 연산이 트리거될 수 있다는 점입니다.  

이 작업은 이 VHDL에서와 마찬가지로 회로의 디지털 클록 값을 정의하는 변수를 사용하여 수행됩니다. 다음은 클록 값인 clk가 낮은 상태에서 높은 상태(상승 에지)로 이동하는 경우 출력(Q)이 입력 값(D)으로 설정된 인버터의 간단한 예입니다.

D <= not Q;

process(clk)
begin
    if rising_edge(clk) then
        Q <= D;
    end if;
end process;

가장 널리 사용되는 HDL인 초고속 집적회로 하드웨어 기술 언어(VHDL)는 C 언어와는 다른 구문을 가진, 표현이 장황하고 강력한 타입 시스템을 갖춘 언어입니다. 이 언어는 보다 복잡한 시스템 설계를 기술할 때 주로 사용되는 HDL입니다. 

또 다른 일반적인 HDL로는 베릴로그(Verilog)나 그 상위 집합인 VHDL( SystemVerilog)이 있습니다. 이 언어는 더 간결하고, 약한 타입 체계를 가지며, 유연성이 뛰어나며, 구문은 C 언어 코드와 비슷합니다. 배우기 쉽고 설명 작성도 간편하기 때문에, 엔지니어들은 입문 단계이거나 회로가 그리 복잡하지 않을 때 이 언어를 선호합니다. IEEE는 베릴로그와 VHDL을 모두 업계 표준으로 정의하고 있습니다. 

다음은 두 언어 모두에서 AND 게이트를 보여주는 간단한 예시입니다. AND 게이트는 두 개의 입력과 하나의 출력을 가집니다. 입력값이 모두 1이면 출력은 1이 됩니다. 입력값이 서로 다르거나 둘 다 0으로 설정되어 있으면 출력은 0이 됩니다. 

VHDL은 다음과 같이 AND 게이트를 기술합니다. 

엔티티 my_and는 -- 먼저, 엔티티를 정의합니다.
port (
inp1: in std_logic; -- 첫 번째 포트
inp2: in std_logic; -- 두 번째 포트
rst: out std_logic -- 출력 포트
);
end my_and;

architecture blk of my_and is -- Next, define the architecture
begin
  process(inp1, inp2) -- With the inputs, do the following
  Begin
    -- Use a simple if-then-else statement
    if((inp1=’1’) and inp1=’1’))then
      rst <= ’1’;
    else
      rst <= ’0’;
    End if;
  end process
end blk;

AND 게이트에 대한 Verilog는 다음과 같습니다.

module my_and(inp1, inp2, rst); // 모듈 정의 call
input inp1, inp2; // 입력 및 출력 정의
output rst;

rst = inp1 & inp2; // & (and) 연산자 사용

endmodule

이 논리 회로는 두 입력 포트의 값을 받아, 두 포트 모두 1일 경우 출력을 1로 설정합니다. 이것은 간단한 예시이지만, 이러한 유형의 코드는 시스템 내의 모든 요소를 표현할 수 있으며, 이를 조합하여 전체 디지털 회로를 정의할 수 있습니다. 대표적인 기본 구성 요소로는 가산기, 곱셈기, 카운터, 메모리, 상태 기계 등이 있습니다. 설계 엔지니어가 시스템을 정의하면 코드는 컴파일러로 전송됩니다. 오류 없이 컴파일되면 엔지니어는 그 결과를 사용하여 시스템을 테스트할 수 있습니다.

논리 연산

RTL 설계에는 두 가지 유형의 연산이 있습니다. 첫 번째인 논리 연산은 레지스터에 저장된 데이터에 대해 비트 단위의 평가 및 수정을 수행합니다. AND, OR, NOT, XOR, 시프트와 같은 논리 연산은 HDL에서 논리적 동작을 정의함으로써 구현됩니다. 위의 예제는 VHDL과 Verilog에서 AND 연산을 어떻게 표현할 수 있는지 보여줍니다. 논리 연산은 하드웨어 내의 논리 게이트를 나타냅니다. 

산술 연산

RTL 설계에서 두 번째로 다루는 연산 유형은 산술 연산입니다. 이 연산들은 레지스터에 저장된 데이터를 사용하여 덧셈, 뺄셈, 곱셈, 나눗셈을 수행합니다. HDL에서는 표준 수학 연산자로 표현됩니다. 예를 들어, VHDL에서 두 숫자를 더하려면 다음과 같은 코드를 사용합니다:

rst <= inp1 + inp2;

— 여기서 inp1과 inp2는 두 개의 입력 레지스터이며, rst는 출력 레지스터에 할당된다. RTL에서의 산술 연산은 가산기, 감산기, 곱셈기, 나눗셈기 등과 같은 전용 물리적 소자를 나타낸다. 

동기식 및 비동기식 작업

RTL 설계는 데이터 흐름을 동기식 또는 비동기식 방식으로 표현할 수 있습니다. 동기식의 경우, 루틴은 함수에 입력된 시스템 클럭에 의해 실행되거나 트리거됩니다. 비동기식의 경우, 하나 이상의 입력 포트의 값이 특정 방식으로 변경될 때 루틴이 실행됩니다. 이는 if 문으로 클럭 입력 또는 비클럭 입력의 입력 값이 변경되었는지 확인함으로써 구현됩니다. 

1. 고수준 합성 

이 흐름에서 첫 번째 작업은 장치 사양을 가능한 한 수정 없이 HDL 코드로 변환하는 것입니다. 대부분의 경우, 엔지니어들은 C나 C++과 같은 표준 프로그래밍 언어를 사용하여 장치의 원하는 동작을 표현합니다. 그런 다음 소프트웨어 도구가 소프트웨어 모델 내의 알고리즘을 선택한 사양 언어로 분해합니다. 이 단계는 단순한 설계의 경우 생략할 수 있지만, 복잡한 설계의 경우 상당한 노력을 절약할 수 있습니다. 

2. RTL 코딩

그런 다음 엔지니어들은 코드를 작성하거나 개선합니다. 설계자들은 특정 레지스터의 세부 사항, 필요한 연산, 그리고 데이터 흐름에 대해 심도 있게 검토합니다. 이 단계에서 중요한 부분 중 하나는 공통적인 연산과 시스템의 특정 부분을 설명하기 위해 모듈을 사용하는 것입니다. 모듈이 한 번 생성되면 해당되는 곳에서 재사용할 수 있어, 전체 설계의 복잡성을 크게 단순화할 수 있습니다. 

3. 성능, 전력 및 면적(PPA) 최적화

코딩이 완료되면 최적화 과정이 시작됩니다. 이 단계의 목표는 성능을 향상시키고, 전력 소모를 최소화하며, 설계의 물리적 크기를 줄이는 것입니다. 

타이밍 및 논리 시뮬레이션: 시뮬레이션도구는 타이밍 분석을 수행하고 시스템 전반에 걸쳐 레지스터 값을 추적하는 데 사용됩니다. 설계는 레지스터 전송(RTL) 수준에서 검증되어 회로 전반에 타이밍 문제가 없는지, 그리고 연산 결과가 예상된 출력을 생성하는지 확인합니다. 설계 팀은 이 단계에서 설계 프로세스 초기에 시스템의 전원 글리치 등 모든 문제를 가능한 한 조기에 디버깅하기 위해 노력합니다. 

전력 추정:시스템 내 각장치는 일정량의 전력을 소비하며, 설계 엔지니어는 소비되는 전력량을 파악하고, 설계를 반복적으로 개선하여 전력 분배 현황을 이해하고 전력 소비를 최소화해야 합니다. 

면적 최소화:집적 회로 내의 모든소자는 물리적 공간을 차지하며, 소자 간 배선 역시 마찬가지입니다. RTL 설계 과정에서는 소자의 물리적 크기를 직접 고려하지는 않지만, 소자의 수와 소자 간 연결의 복잡성은 반영합니다.

4. 검증

설계가 최적화되면, 모든 사양이 충족되는지 확인하기 위해 검증 과정을 거쳐야 합니다. 이는 설계 과정의 핵심 단계이며, 설계를 다음 단계로 진행하기 전에 모든 설계 요구 사항을 점검해야 합니다. 이 검증은 RTL 시뮬레이션이나 형식 검증 중 하나를 통해 수행됩니다. 

RTL 시뮬레이션:설계를 동적으로 검증하기 위해 다양한 소프트웨어 도구가 사용됩니다. 입력 벡터를 적용한 후, 그 결과로 얻어진 출력 벡터를 예상 결과와 비교합니다. 입력 및 출력은 일반적으로 파형으로 표시되어 설계 엔지니어가 시스템의 동작을 시각적으로 확인할 수 있습니다. 

형식 검증: 이는자동화 기술을 활용하여 일련의 동작 기대치를 시스템의 전체 작동 영역을 살펴보기 하는 수학적 알고리즘으로 변환하는 정적 검증 과정입니다. 그런 다음 그 결과를 수학적으로 평가하여 정확성을 검증합니다. 

5. RTL 합성

시스템 설계가 완전히 검증되면, RTL 합성 과정을 통해 RTL 설계의 HDL 코드 표현을 게이트 레벨 넷리스트로 변환합니다. 이는 전자 설계 자동화(EDA) 도구에서 생성된 회로도를 물리적 레이아웃으로 변환하는 도구의 프런트엔드 역할을 합니다.