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정의
전력 최적화 이는 설계의 기능성, 안전성 및 보안성을 유지하면서 디지털 전자 설계의 전력 소비를 최적 수준으로 낮추는 과정입니다. 이 과정에서는 최적의 전력 수준을 도출하기 위해 전자 설계 자동화 (EDA) 도구와 방법론을 활용합니다. 최적의 전력 수준을 찾기 위해서는 성능과 면적 간의 상충 관계를 정밀하게 분석해야 합니다. 동적 전력( 전력 최적화 )은 정적 전력(static power)과 동적 전력(dynamic power)으로 분류될 수 있습니다. 동적 전력은 스위칭 전력 및 단락 전력을 포함하는 반면, 정적 전력은 누설 전류, 즉 소자가 비활성 상태일 때 트랜지스터를 통해 흐르는 전류를 말합니다.
전력 최적화 와 관련된 과제는 무엇인가요?
오늘날 설계의 속도와 복잡성이 증가함에 따라 소자의 전력 소비량도 상당히 늘어나야 합니다. 여기에 앙스트롬 단위로 나아가는 추세까지 더해져 과제는 더욱 커지고 있습니다. 이러한 복잡성으로 인해 수동적인 전력 최적화 는 속도가 너무 느릴 뿐만 아니라 오류가 발생할 가능성이 매우 높습니다.
누수
90~20나노미터 범위의 평면 공정 기하 구조에서 설계 팀이 가장 우려했던 점은 누설 전력이었습니다. 이는 동적 전력(10~15%)이 누설 전력(85~95%)에 비해 미미했기 때문입니다. 업계가 16~14나노미터 규모의 3차원 게이트 기술( FinFET ) 공정으로 전환함에 따라, 소자의 누설 전력 제어 능력이 향상되었다. FinFET은 채널 주변 구조( 기판 )를 기반으로 한 멀티게이트 소자로, 게이트가 채널의 두 면, 세 면 또는 네 면에 배치되거나 채널을 감싸는 형태로 이중 게이트 3D 구조를 형성한다. 그러나 이러한 멀티게이트 구조는 소자가 스위칭될 때마다 더 많은 전력을 소비하게 하여 동적 전력에 영향을 미쳤다.
IR 전압 강하
공정 지오메트리가 미세화됨에 따라 배선도 더 얇아지고 밀집도가 높아져 레이아웃이 더욱 치밀해지고 있습니다. 이러한 현상이 발생함에 따라 전압 강하(IR-drop)가 중요한 요인으로 대두되고 있습니다. 전압 강하(IR-drop)는 흔히 전압 강하( 전압 강하)라고도 불리며, 전류가 저항이 있는 경로를 따라 흐를 때 전압이 감소하는 현상을 의미합니다. 로직 셀에 공급되는 전압이 감소하여 지연 시간이 변하면, 셋업 및 홀드 타이밍 위반이 발생할 수 있습니다. 또한 칩 내부의 전원/그라운드 그리드에서 비롯된 전원 공급망의 노이즈가 유입될 수도 있습니다.
와트당 성능
와트당 성능은 설계 품질에서 가장 중요한 우선순위 중 하나로 부상하면서, 기술적 초점과 설계 검증( 전력 최적화 ) 방법론에 변화를 가져왔습니다. 가변 작동 전압은 와트당 성능을 최적화하는 데 큰 잠재력을 지니고 있지만, 살펴보기 에서 확인할 수 있듯이, 사인오프 수준의 정확성과 효율성을 갖춘 방법론이 필요합니다.
AI 칩 개발을 위한 최적화
AI 칩 개발 과정에서 아키텍처부터 구현에 이르기까지 전력 효율을 높이는 전략을 알아보세요.
전원 관리
저전력 설계 기법에 필요한 전력 설계 의도는 IEEE 표준 1801인 통합 전력 형식(UPF)을 통해 반영됩니다. UPF 파일의 설계는 수작업으로 이루어지는 지루한 과정이며, SoC 설계 흐름 내에서 한 추상화 수준에서 다른 수준으로, 또는 한 도구에서 다른 도구로 항상 원활하게 확장되는 것은 아닙니다. UPF를 설계하고 최적화하려면 끊임없이 진화하는 이 표준에 대한 철저한 이해가 필요합니다.
전력 분석
디바이스는 특정 전력 범위 내에서 작동하도록 설계됩니다. 전력 목표치가 충족되었는지 검증하기 위한 정확한 전력 분석은 어려운 과제입니다. 기존 설계 흐름에서는 정확한 전력 분석이 너무 늦은 단계에서 이루어지기 때문에, 전력 목표치를 달성하지 못했을 때 설계 변경을 반영하기 어렵습니다. 결과적으로 설계는 전력 사양을 충족하지 못한 채 기한 내에 테이프아웃되거나, 전력 목표치를 달성하기 위해 일정이 지연되는 상황이 발생합니다. 두 경우 모두 상당한 비용이 발생하고 시장 출시 시기를 놓칠 수 있습니다.
검증
32nm 이하 공정에서 제조되는 제품의 경우, 첨단 저전력 설계(아날로그 및 디지털 모두)에 대한 전력 효율을 고려한 검증은 가장 중요한 과제 중 하나입니다. 검증 커버리지를 파악하는 것은 저전력 설계의 전력 최적화를 위한 큰 걸림돌입니다.
| 도전 과제 | 설명 | 충격 |
| 누수 | 평면 공정(90~20nm)에서 높은 누설 전류가 발생했으나, FinFET 공정(16~14nm)에서는 이 문제가 완화되었다. | 높은 정적 전력; FinFET에서는 개선되었으나 동적 전력은 ‚Üë |
| IR 전압 강하 | 전압 강하 더 조밀한 레이아웃에서 발생하는 저항으로 인해 | 시간 규정 위반, 소음 증가 |
| 와트당 성능 | 주요 품질 지표; 가변 전압이 도움이 되지만 복잡하다 | 정확하고 효율적인 방법론이 필요합니다. |
| 전원 관리 | 수동으로 UPF를 설계하는 것은 번거롭고 확장하기 어렵습니다. | 시간이 많이 걸리고 오류가 발생하기 쉬운 |
| 전력 분석 | 처리 흐름에서 너무 늦게 발생함; 전력 사양을 놓쳤거나 지연이 발생한 경우 | 높은 비용, 출시 지연 |
| 검증 | 32nm 이하 공정에서는 전력 효율을 철저히 고려한 검증 수행이 어렵다 | 버그 발생 위험; 커버리지 누락 |
최적의 출력을 얻으려면 어떻게 해야 할까요?
저전력 설계는 단 한 단계에서 이루어지는 것이 아닙니다. 이는 전체적인 동적 및 정적 전력 소비를 줄이는 것을 목표로 하는 다양한 기법과 방법론을 포괄합니다. 최적의 전력 설계를 위한 노력은 칩 설계 과정 전반에 걸쳐 반영되며, 일반적으로 설계 및 검증 방법론에는 다음의 다섯 가지 주요 단계가 포함됩니다:
- 정적 전력 검증 및 탐구
- 동적 전력 검증 및 분석
- 소프트웨어 기반 전력 분석
- 전력 구현
- 승인
| 단계 | 목적 |
| 정전력 검증 | 누설 전력을 분석하고 저감한다 |
| 동적 전력 검증 | 스위칭 전력 및 단락 전력을 분석한다 |
| 소프트웨어 기반 전력 분석 | 소프트웨어 워크로드 하에서의 전력 분석 |
| 전력 구현 | 저전력 설계 기법을 적용한다 |
| 승인 | 전력 목표치의 최종 검증 및 승인 |
- RTL 이전 아키텍처 모델과 소프트웨어 워크로드를 활용하여 아키텍처 탐색 및 초기 성능-전력 트레이드오프 분석을 수행하는 Platform Architect™.
- ZeBu® Empower는 소프트웨어 워크로드를 프로파일링하여 추가 분석 및 탐색을 위한 주요 관심 구간을 식별할 수 있는 용량과 성능을 갖춘 전력 에뮬레이션 솔루션입니다.
- RTL 개발 초기 단계에서 신속한 처리 시간을 보장하는 RTL 전력 분석용 SpyGlass® Power.
- PrimePower RTL이 성숙해짐에 따라 높은 정확도로 RTL 전력 분석을 수행하기 위한 RTL Architect를 활용한 RTL.
- 최상의 PPA(전력-성능-면적) 결과를 제공하는 RTL-GDSII 구현용 Fusion Compiler™입니다. 사인오프 전력 분석을 위한 PrimePower 와 전력 무결성 를 위한 RedHawk Analysis Fusion의 융합을 통해 빠른 수렴을 보장합니다. IC Compiler II™는 물리적 구현을 위한 양산 검증된 배치 및 배선 솔루션을 제공합니다.
- Synopsys 전력 최적화 자동 테스트 패턴 생성 (ATPG)를 위한 TestMAX™.
- PrimePower 골든 파워 승인용.
- Verdi 자동화된 UPF 생성 및 최적화를 위한 UPF Architect.
- Verdi 전력 인식 디버깅(Power-Aware Debug)은 설계 및 해당 설계의 전력 의도(power intent)에 대한 통합된 관점을 제공하며, 전력 의도가 설계에 미치는 영향을 파악하고 인식함으로써, 설계 흐름의 초기 단계에서 잠재적인 설계 치명적 버그를 조기에 식별할 수 있도록 합니다.
- VC Replay RTL 시뮬레이션 데이터를 활용한 초기 전력 분석을 위해.
- Synopsys'의 첨단 저전력 솔루션은 VCS Native Low Power(NLP) 와 VC LP, 모든 고급 전력 관리 기능에 대한 포괄적인 커버리지를 제공하는 첨단 저전력 정적 규칙 검사기로 구성되어 있습니다.
Synopsys이 솔루션은 SoC 설계자가 PPA 목표를 달성하는 동시에 설계 흐름의 각 단계에서 전력 절감 기회를 극대화함으로써 최적의 에너지 효율을 달성할 수 있도록 지원합니다.
| 도구 | 목적 | 설계 단계 |
| 플랫폼 아키텍트™ | 초기 성능과 전력 간의 상충 관계 | RTL 이전 아키텍처 |
| ZeBu® Empower | 소프트웨어 워크로드를 위한 전력 에뮬레이션 | 에뮬레이션 |
| SpyGlass® Power | 신속한 처리 기간을 자랑하는 RTL 전력 분석 | RTL 개발 |
| PrimePower RTL + 건축가 | 정확한 RTL 전력 분석 | RTL 성숙 |
| Fusion Compiler™ | RTL에서 GDSII로의 구현, 전력 검증 | 물리적 구현 |
| IC Compiler II™ | 배치 및 배선 솔루션 | 물리적 구현 |
| Synopsys TestMAX™ | 전력 효율이 최적화된 테스트 패턴 생성 | 테스트 |
| Verdi UPF 건축가 | UPF 자동 생성 | 전원 관리 |
| VC Replay | 시뮬레이션 데이터를 활용한 초기 전력 분석 | 시뮬레이션/분석 |
| VCS NLP + VC LP | 저전력 정적 규칙 검사 | 설계 검증 |
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소개 Synopsys Long-Horizon AgentEngineer™ 솔루션 및 Autopilot™ 플랫폼: 자율 엔지니어링 실리콘에서 시스템까지
