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정의
물리 합성 를 정의하기 전에, 먼저 논리 합성을 정의해 두는 것이 도움이 됩니다. Synopsys, 논리 합성은 Verilog나 VHDL과 같은 고수준 언어로 표현된 회로 설명을 입력으로 받습니다. 그 밖의 입력으로는 설계에 대한 타이밍 제약 조건과 특정 대상 구현 기술이 포함됩니다. 그런 다음 논리 합성 소프트웨어는 이러한 입력들을 분석하여, 이 과정의 입력으로 제공되는 셀 라이브러리에서 가져온 상호 연결된 특정 논리 요소 집합으로 매핑합니다. 논리 합성의 목표에는 결과 설계의 타이밍, 면적 및 전력 최적화가 포함됩니다.
오랫동안 논리 합성은집적회로(IC)를 설계하는 데 매우 효과적인 방법이었습니다. 논리 합성의 결과물은 배치 및 배선(place-and-route) 툴로 전달되어, 회로를 실리콘에 물리적으로 구현하는 데 필요한 단계들이 수행되었습니다. 그러나 첨단 공정 노드에서는 이 과정이 제대로 작동하지 않게 됩니다. 배치 및 라우팅 후, 배선과 관련된 물리적 효과(예: 신호 지연 증가 및 전압 강하)와 특정 소자의 근접성으로 인한 기생 효과가 결합되어 회로의 “물리적” 버전이 “논리적” 버전과는 다르게 동작하게 됩니다. 그 결과, 정상적으로 작동하는 설계를 얻기 위해 논리 합성과 배치 및 라우팅 간에 수많은 반복 작업이 필요하게 됩니다.
물리 합성 이러한 구현상의 영향을 고려합니다. 설계 초기 단계의 레이아웃과 상세한 배선 추정치를 통해 앞서 언급한 물리적 영향에 대한 초기 데이터를 확보할 수 있습니다. 그 결과, ‘ 물리 합성 ’는 반복 횟수를 대폭 줄여주는 수렴형 설계 흐름을 제공합니다.
물리 합성 는 어떻게 작동하나요?
물리 합성 의 전반적인 목표는 설계 프로세스 초기 단계에서 후기 구현 단계의 영향을 충분히 상세하게 고려하여 수렴적인 설계 흐름을 구축하는 것입니다. 이를 통해 초기 설계 결과물이 후기 구현 단계의 요구 사항에 부합하게 되어 재작업의 필요성을 최소화할 수 있습니다. 후기 단계의 영향을 초기 단계에서 고려하는 이러한 일반적인 프로세스를 ‘시프트 레프트(shift-left)’ 접근법이라고 합니다.
물리 합성 설계 흐름에서는 배치 정보를 위해 설계의 초기 플로어플랜을 수립하고, 이 플로어플랜을 바탕으로 라우팅 요구 사항에 대한 추정치를 도출합니다. 최첨단 설계 흐름에서는 이러한 초기 단계에서도 사인오프 품질의 도구를 동일하게 사용합니다. 이는 흐름 내 모든 도구가 공유하는 통합 데이터 모델 덕분에 가능합니다.
이러한 초기 추정치를 바탕으로, 논리 합성 단계에서 배선 효과와 배치로 인한 기생 요소 및 혼잡을 보다 정확하게 반영함으로써, 물리적 구현 시 결과 설계가 최종 요구 사항에 더 근접하도록 할 수 있다.
| 속성 | 논리 합성 | 물리 합성 |
| 입력 데이터 | RTL(예: Verilog), 타이밍 제약 조건, 대상 공정 | RTL, 초기 회로도, 배선 예상, 사인오프 수준의 도구 |
| 물리적 효과에 대한 고찰 | 고려 대상에서 제외됨 | 배선 지연, 전압 강하, 기생 요소, 배치 혼잡 |
| 설계 흐름에 미치는 영향 | 배치 및 라우팅 도구를 사용하여 여러 번의 반복 작업이 필요합니다. | 수렴성이 더 뛰어나며, 반복 횟수가 줄어듭니다 |
| 접근 방식 | 프런트엔드에서 백엔드로 이어지는 순차적 프로세스 | 시프트-레프트: 후기 단계의 영향에 대한 조기 모델링 |
| 결과 정확도 | 물리적 피드백이 없으면 정확도가 떨어집니다 | 최종 요구사항에 더 가까워지며, 재작업이 최소화됨 |
~의 중요성 물리 합성
첨단 기술 노드에서 배선 및 배치의 물리적 영향은 상당합니다. 합성 단계에서 긴 배선으로 인해 발생하는 지연 및 전압 강하를 고려하지 않으면 칩의 전력, 성능 및 면적 요구 사항을 충족하기가 매우 어려워집니다. 이로 인해 프런트엔드와 백엔드 설계 간에 수많은 반복 설계 과정이 발생하게 되며, 이는 설계 프로젝트 비용을 증가시키고 설계 완료에 소요되는 시간을 상당히 연장시킵니다.
의 장점 물리 합성
물리 합성 의 주요 이점은 프런트엔드에서 백엔드, 테이프아웃 단계로 설계가 진행됨에 따라 재작업 및 수정 필요성을 최소화하는, 예측 가능하고 수렴적인 설계 흐름을 제공한다는 점입니다. 이러한 수렴적인 설계 흐름을 통해 칩을 더 빠르게, 더 높은 품질로 시장에 출시할 수 있습니다. 시장 출시 기간 단축은 초기 시장 선점을 통해 잠재적으로 더 큰 시장 점유율을 확보할 수 있는 기회를 열어줌으로써, 모든 첨단 설계 프로젝트의 수명 주기 내 매출에 상당한 긍정적 영향을 미칠 수 있습니다. 제품 품질 향상 또한 이와 유사한 이점을 창출할 수 있습니다.
| 이점 | 설명 |
| 컨버전트 디자인 플로우 | 프론트엔드에서 백엔드로 설계가 진행됨에 따라 재작업량을 최소화합니다. |
| 시장 출시 기간 단축 | 설계 수정 횟수를 줄여 프로젝트 완료를 앞당깁니다 |
| 제품 품질 향상 | 오류 감소 및 전력, 성능, 면적 목표와의 일관성 향상 |
| 더 높은 매출 잠재력 | 조기 시장 진출은 시장 점유율과 수익성을 높일 수 있다 |
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소개 Synopsys Long-Horizon AgentEngineer™ 솔루션 및 Autopilot™ 플랫폼: 자율 엔지니어링 실리콘에서 시스템까지
