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정의
레이아웃 대 회로도 (LVS) 검사는 레이아웃에서 추출된 넷리스트를 원본 회로도 넷리스트와 비교하여 두 넷리스트가 일치하는지 확인합니다. 회로도의 모든 소자와 네트가 레이아웃의 소자와 네트와 일치할 경우, 이 비교 검사는 ‘클린(clean)’으로 간주됩니다. 선택적으로, 소자 속성을 비교하여 특정 허용 오차 범위 내에서 일치하는지 확인할 수도 있습니다. 속성을 비교할 경우, ‘클린’ 비교 결과를 얻으려면 모든 속성이 일치해야 합니다.
LVS는 어떻게 작동하나요?
LVS 흐름은 두 가지 주요 프로세스로 구성됩니다. 흐름의 첫 번째 프로세스는 ‘추출(extraction)’으로, 레이아웃 데이터베이스 내의 레이어를 분석하여 모든 소자와 네트를 추출합니다. 흐름의 두 번째 프로세스는 ‘비교(compare)’로, 여기서 소자와 네트에 대한 실제 비교가 이루어집니다.
LVS 런셋에는 추출과 넷리스트 비교를 모두 제어하는 일련의 함수 호출이 포함되어 있습니다.
LVS의 일반적인 문제점
LVS 오류는 크게 두 가지 범주로 분류할 수 있습니다:
추출 오류
- 글은 짧고 간결하게
- 장치 추출 오류
- 분실된 단말기
- 추가 장치 단자
- 사용되지 않은 텍스트
- 중복 구조 배치
오류 비교
- 레이아웃/회로도에서 일치하지 않는 네트
- 레이아웃/회로도에서 일치하지 않는 장치
- 속성 오류
- 포트 교체 오류
어떤 솔루션을 Synopsys 어떤 솔루션을 제공하나요?
Synopsys’ ‘ IC Validator ’ 물리적 검증은 DRC(설계 규칙 검사 ), LVS( 레이아웃 대 회로도 ), 필(fill) 기능 등을 포함하는 포괄적인 사인오프 솔루션입니다.
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2026년 9월 28일
소개 Synopsys Long-Horizon AgentEngineer™ 솔루션 및 Autopilot™ 플랫폼: 자율 엔지니어링 실리콘에서 시스템까지
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