SoC 설계 흐름의 맥락에서, 기능적 엔지니어링 변경 지시서(ECO)는 게이트 레벨의 합성 후 설계 버전을 직접 패치하거나 수정하는 방법입니다. 이러한 수정의 이유로는 설계의 RTL(합성 전) 버전에서 발견된 오류를 수정하거나, 설계에 최적화를 적용하거나, 새로운 고객 요구 사항에 따라 설계를 업데이트하는 것 등이 포함될 수 있습니다.
합성 후 버전은 논리 합성, 기술 매핑, 배치, 라우팅, 레이아웃 추출 및 타이밍 검증 등 설계의 완전한 재구현에 수반되는 비용과 시간이 많이 드는 과정을 피하기 위해 직접 패치됩니다. 전자 설계 자동화(EDA) 도구를 사용하면 합성과 같은 작업의 범위를 ECO의 영향을 받는 부분으로만 축소할 수 있어 시간을 절약할 수 있습니다. 또한 이러한 도구를 통해 형식적 기법을 사용하여 RTL과 패치된 게이트 레벨 구현 간의 동등성을 검증할 수도 있습니다.
기능 ECO 를 접했을 때, 해당 프로세스를 자동화할 때는 다음 세 가지 사항을 고려해야 합니다:
아래 그림은 그 과정을 보여줍니다:
기능 검증(Functional ECO)은 모든 설계에 있어 매우 중요한 후기 단계 최적화 단계입니다. 이 단계에서 오류가 수정되고, 최적화가 적용되며, 설계 후기 단계에서 제기된 고객 요청 사항이 반영됩니다. 이 과정은 설계 주기의 후반부에 이루어지기 때문에, 실리콘 제작 단계까지 오류가 유입되어 막대한 비용과 시간이 소요되는 문제를 야기할 위험이 큽니다.
기능 ECO 자동화를 통해 오류가 발생할 가능성을 획기적으로 줄일 수 있습니다. 구체적인 이점은 다음과 같습니다:
기능적 ECO는 대개 설계 과정의 후반부에 적용되기 때문에, 이러한 변경 사항을 검증하고 최적화할 기회가 적습니다. 본질적으로 변경 사항은 “처음부터 올바르게” 이루어져야 합니다. 극복해야 할 몇 가지 과제는 다음과 같습니다:
Synopsys Formality ECO는기능성 ECO를 구현하는 새롭고 강력한 방법을 제공합니다. Formality ECO는 처리 시간을 단축하고, 패치 크기를 줄이며, 결과의 품질을 향상시킵니다. 아래 그림은 이러한 이점들을 요약하고 있습니다:
Synopsys PrimeClosure 단일 콕핏에서 사인오프 클로저를 달성하는 업계 최초의 사인오프 기반 ECO 클로저 솔루션입니다.
Synopsys ECO Fusion은 ‘IC Compiler ’ II를 통해 물리적 구현 단계에서 신속한 설계 변경을 가능하게 함으로써 과도한 ECO 반복의 필요성을 줄여, 융합형 사인오프 기능을 한 단계 더 발전시켰습니다. 그 결과 타이밍 수렴 속도가 빨라지고 설계 주기가 최대 30% 단축됩니다.