첨단 반도체 패키징이란?

기존의 패키징 방식은 마치 한 필지의 땅에 단층 건물 한 채를 짓는 것과 같습니다. 첨단 패키징을 활용하면 더 작은 부지에 여러 건물을 세우고, 다리, 샤프트, 터널로 이들을 연결할 수 있습니다. 이러한 기술을 효과적으로 활용하는 기업들은 급성장하는 반도체 시장에서 경쟁 우위를 확보하게 될 것입니다.

고급 패키징에 가장 널리 사용되는 기술로는 2.5D,3D-IC, 이종 집적, 팬아웃 웨이퍼 레벨 패키징 및 시스템 인 패키지(SiP)가 있습니다. 이 기술들은 각각 웨이퍼에서 단일 칩을 추출하여 다른 칩들과 함께 플라스틱, 금속 또는 유리로 둘러싸인, 전기적으로 연결된 단일 조립체, 즉 패키지 내에 배치하는 서로 다른 방식입니다. 이렇게 제작된 패키지는 인쇄 회로 기판(PCB)이나 플렉시블 테이프에 연결된 후 전자 기기에 장착됩니다. 

반도체 기술이 물리 법칙의 한계에 부딪히기 시작하면서, 더 작은 공간에 더 많은 트랜지스터를 집적하는 속도가 둔화되고 있다. 수십 년 동안 마이크로전자 산업은 칩 내 트랜지스터 밀도가 2년마다 두 배로 증가할 것이라는 인텔 공동 창업자 고든 무어의 예측, 즉 ‘무어의 법칙’을 바탕으로 이 속도를 따라잡기 위한 투자와 계획을 수립해 왔다. 이로 인해 각 세대의 칩은 더 작은 공정 크기와 더 높은 밀도를 추구하게 되었고, 그 결과 장치 내의 전기적 연결이 성능의 병목 현상이 되고 있다.

고급 패키징은 설계자들이 이러한 한계를 극복할 수 있는 강력한 방법입니다. 설계자들은 여러 칩을 3차원으로 배열하고, 칩 간 및 중계 집적 회로를 통해 직접 연결을 구축함으로써 병목 현상을 해소하고 비용을 절감할 수 있습니다. 또한, 서로 다른 기능을 가진 칩을 인접하게 배치함으로써 전력 소비를 줄이고 속도를 높이며, 다기능 장치를 단일 패키지로 간소화할 수 있다는 추가적인 이점도 있습니다.

이러한 단일 패키지 형태는 통합 공정을 여러 부품이 포함된 후공정 단계에서 반도체 제조 현장(일명 ‘팹’)의 전단계로 앞당김으로써 제조, 운송 및 재고 비용을 절감합니다. 또한 이 접근 방식은 패키징 인건비를 대폭 줄여주며, 인건비가 저렴한 지역에 별도의 패키징 시설을 마련할 필요성을 없애줍니다. 

여행 가방을 챙기는 것부터 최신 GPU 모듈을 제작하는 것에 이르기까지, 패키징이란 필요한 모든 요소를 주어진 공간에 최대한 효율적으로 배치하는 과정입니다. 첨단 반도체 응용 분야의 경우, 비용 목표를 달성하는 동시에 전력 무결성, 신호 무결성, 열 무결성, 기계적 응력 와 같은 문제들도 해결해야 합니다.

Interconnect

패키지 내의 각 칩은 서로 연결되어야 할 뿐만 아니라, 모듈을 전자 기기의 나머지 부분과 연결해 주는 기판( I/O 패드 )과도 연결되어야 합니다. 따라서 패키지 설계 시 상호 연결부, TSV, 배선과 같은 전도 경로를 반드시 포함시켜야 합니다. 이러한 경로는 신호를 전달하기 때문에, 각 경로가 인접한 경로의 신호에 간섭을 일으키지 않고 과도한 발열이 발생하지 않는지 반드시 확인해야 합니다.  

전력

전력 효율은 시장에서 핵심적인 차별화 요소입니다. 고객들은 더 적은 전력으로 더 많은 일을 하기를 원하기 때문에, 패키지 설계자들은 전력 소비와 손실을 최소화하는 구성을 개발하고 관련 기술을 활용해야 합니다.

열

패키지 내의 모든 부품은 전류가 흐를 때 열을 발생시킬 수 있습니다. 따라서 패키지에는 열 축적을 최소화하고, 부품에서 발생한 열을 외부로 전달하며, 이것이 사용되는 장치에 미치는 영향을 고려한 구성 및 소재를 활용한 열 관리 솔루션이 필요합니다.

견고성

패키지가 가열되거나 냉각되면 소재는 팽창하고 수축합니다. 설계자는 다양한 소재와 상호 연결 기술을 활용하여, 각 소재의 팽창률 차이와 반복적인 팽창 및 수축으로 인해 상호 연결부나 칩에 결함이 발생하지 않도록 해야 합니다. 또한, 솔더 볼 피로 현상을 이해하고, 패키지 설계가 자동차, IoT, 항공우주와 같은 응용 분야에서 가혹한 환경으로 인한 마모와 손상을 견딜 수 있도록 해야 합니다.

비용

경쟁이 치열한 반도체 산업에서 비용은 주요 결정 요인입니다. 백엔드 공정인 패키징의 경우, 기존의 칩 패키징 방식은 노동 집약적일 수 있으며 운송 비용도 수반됩니다. 첨단 패키징 공정은 자동화를 활용하여 패키징을 통합 테스트를 포함한 전단 공정 단계로 전환해야 합니다. 설계자들은 비용을 고려하여 최적의 옵션을 선택하기 위해 종종 최적화 도구를 활용합니다.

반도체 공급망 전반에 걸쳐 기업들은 더욱 진보된 패키징 기술, 성능 향상, 비용 절감을 포함하는 로드맵을 수립하고 있다. Yole Intelligence의 최근 연구에 따르면, 2022년 920억 달러 규모의 반도체 산업에서 첨단 패키징이 차지하는 비중은 48%였다. 이 보고서는 2028년까지 해당 비중이 1,360억 달러 규모의 산업에서 58%로 증가할 것으로 전망하고 있다.

차세대 패키징 제조에서는 전력 효율적이고 경제적인 패키지, 보다 컴팩트한 칩 설계 및 시스템 인 칩 애플리케이션에 대한 증가하는 수요를 충족하기 위해 새로운 재료, 향상된 자동화 및 혁신적인 기술을 활용해야 합니다.

포장 생태계를 둘러싼 국가 간 및 기업 간 경쟁은 치열해질 전망이다. 2023년 CHIPS 법안에는 ‘국가 첨단 패키징 제조 프로그램(National Advanced Packaging Manufacturing Program)’을 위한 30억 달러의 자금이 포함되어 있다. 업계 선두 기업인 인텔, TSMC, 앰코르는 2023년에 각각 35억 달러, 29억 달러, 20억 달러를 투자해 새로운 첨단 패키징 시설을 구축하겠다고 발표했다.

제조 공장의 기술 외에도, 엔지니어들은 설계 워크플로우에 통합될 수 있는 특정 패키징 기술을 지원하는 더 나은 소프트웨어 도구를 모색할 것입니다. 예를 들어, Ansys마이크로소프트와 TSMC는 최근 2.5D/3D-IC 패키징을 위한 클라우드 기반 응력 시뮬레이션 툴셋을 공동 개발했습니다.