プログラム

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room A

10:00
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10:40
※同時通訳をご用意しております 同時通訳
Keynote-キーノートスピーチ

講演者

未来予想が現実に ~IPがSoCを変える

イマジネーション・テクノロジーズ社
セグメント・マーケティング 部門
副社長 Amit Rohatgi 様
SoCは、膨大な機能や性能を、費用対効果の高い低電力なシングル・チップ・ソリューションとして実現し、半導体や電子業界の姿を一変させました。そして見逃せないもう一つのパラダイム・シフト、それは今日のSoCに使われる主な機能ブロックのほとんどが、内製ではなくシリコンIPプロバイダーから提供されるようになったことです。本キーノートでは、キー・セグメントにおける注目すべき技術ならびに市場動向を考察し、どのようにIP産業が、将来ビジョンを現実に転換するための技術を開発し、継続的に強化するための手助けができるかについてご説明します。
またGPUが、いかに最新アプリケーションだけでなく、デザイン・メソドロジやプロセス・テクノロジにとっても新しい原動力となっているか、そしてヘテロジニアス・プロセッシングがユーザー・インターフェイス、ゲーム、マルチメディアなどの主要なユーザー・アプリケーションを処理するSoCのあり方を一変させているか解説しながら、最新SoCに使用される主な機能ブロックについてもご説明します。
経 歴
2013年MIPS テクノロジーズ社の買収に伴い、イマジネーション・テクノロジーズ社へ入社。MIPSでは、モバイル・ソリューション部門 副社長を務め、Adroid製品へのMIPSアーキテクチャ採用に至ったGoogle社とのパートナーシップの構築に尽力。2011年にMIPSに入社する以前は、Qualcomm社に12年間在籍。マルチメディアならびにフィジカル・レイヤ組込みシステム、モデム・デザイン、モバイルチップ・アーキテクチャ、DSPファームウェアならびにセキュリティ・アーキテクチャに至るまでの多方面に渡る深い専門知識を持つ。
※講演はGalaxy Success会場で行います。Discovery Success / SLD Success会場へは、映像/音声を中継配信いたします。
  Galaxy Success
10:50
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11:30
G-1

DC Explorer ならびに DC GraphicalのMCUへの適用事例

ルネサス エレクトロニクス株式会社
第一事業本部 設計基盤事業統括部 LSI設計部
主任技師
鶴崎 宏亀 様
ルネサスでは、短TATおよびQoR(周波数、電力)を同時に実現するためにキーとなるタイミング制約(SDC)の早期FIXのため、DC ExplorerをSDCデバッグに活用し、工数、設計期間短縮に効果を上げています。また、Design Compiler GraphicalのSPGモードをレイアウト設計に組み込むことでデザインエリアの削減と周波数向上を図っています。本セッションでは、MCUへのこれらの機能の適用事例を示し得られた効果についてご紹介します。
11:35
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12:15
G-2

富士通セミコンダクターの先端テクノロジの設計経験と改善ポイント ~28nmのススメ

富士通セミコンダクター株式会社
アドバンストプロダクト事業本部 共通テクノロジ開発センター 第一設計技術部
担当部長
中江 達哉 様
テクノロジの進化とともに、65nm/40nm世代で大規模と言われていたデザインは28nm世代では驚きのないものとなる一方、28nmプロセスはテクノロジとしての難易度に加え、デザイン・プランニング/マネージメントの面での複雑さも増す一方です。富士通セミコンダクターは、先端テクノロジの Early Adopterとしての経験をもとに、28nm世代の特徴を理解し、デザインへ付加価値をもたらすデザイン手法の変革に取り組んでいます。一方で、テクノロジ進化とともに、半導体ベンダ単独だけでは解決が難しい、もしくは改善までに遠回りとなってしまう要素も含まれています。本セッションでは、シノプシスと取り組んでいる設計手法の改善ポイントについていくつかご紹介します。付加価値のある最先端LSIをより多くの日本のお客様に提供するために、富士通セミコンダクターはこれからも“お客様”や、シノプシスを代表とする“パートナー様”と一緒に先頭を走っていきます。
12:25
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13:55

Lunch Session-ランチセッション ※お弁当をご用意しております

L-1

PrimeTime Special Interest Group

PrimeTime Special Interest Group (SIG) ~最新のECO手法

ルネサス エレクトロニクス株式会社
第一事業本部 システムインテグレーション事業統括部 BE設計技術開発部
主任技師
瀬下 豊 様
米国シノプシス
PrimeTime CAE Director
Tzong-Maw Tsai
今年もPrimeTimeユーザーのためのイベントPT-SIGを開催!
本ランチ・セッションは、PrimeTimeユーザーの皆様に、タイミング解析の最新の成果をご紹介することを目的としています。今回のテーマは、「PrimeTimeの最新機能を使ったECO手法」です。リーク電流および物理設計を考慮するよう改良し、ECOの繰り返しを最短、最速にすることを可能にしたPrimeTime ECO技術についてシノプシスのR&Dがご説明します。また、ルネサス エレクトロニクス様には、実際にこの技術をご使用された経験に基づいた適用手法をご紹介いただきます。また、後半はQ&Aパネルセッションを開催。ルネサス エレクトロニクス様、東芝様、パナソニック様の技術者の方々にご登壇いただき、シノプシスR&Dとディスカッションを行います。
同時通訳
14:00
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14:40
G-4

PrimeTime GCAを使ったデザイン制約のデバッグ時間短縮

日本シノプシス合同会社
技術本部 インプリメンテーション製品担当
河野 晃 / 高松 直樹
今日のチップデザインではクロック数が増加して、デザイン制約条件の作成の難易度を上げており、また制約条件の正当性を確認するための時間も増加しています。そのことが開発スケジュールへ与える影響も無視できなくなってきました。PrimeTime GCAはこのような複雑になったデザイン制約を解析し、誤った制約条件を特定して、いち早く修正することを目的としたツールです。今回は、PrimeTime GCAで解析することができる、マルチクロック制約の正当性、トップ-ブロック間制約の相関性、制約修正前後の正当性、それぞれのデバッグ機能についてご紹介します。
14:45
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15:25
G-5

DFTMAXのShared Codec IO機能を使用したテストパタン圧縮効果向上事例

パナソニック株式会社
システムLSI事業部 第三事業ディビジョン 第一開発グループ 第一開発チーム
主幹技師
吉村 慎一 様
今日の大規模SoCのテスト設計においては、スキャン・テストパタンのテストデータ量削減のために、チップ内にパタンの圧縮・展開回路を組み込むテストパタン圧縮技術が使われています。プロセスの微細化、デザインの大規模化・複雑化に伴いチップ内のロジック・サイズは増加し続けていますが、スキャンテストに使用できる外部ピン数は限定されるため、従来のテストパタン圧縮技術ではテストデータ量が増加し、テストパタンをテスターのメモリ容量内に抑えることが難しくなってきました。DFTMAXのShared Codec IO機能は、この問題を解決する新しい手法を提供します。本セッションでは、この機能をパナソニックのデザインに適用し、テストパタンのデータ量を削減した設計事例についてご紹介します。
15:25
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15:45
Coffee Break-休憩
15:45
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16:25
G-6

28nmプロセスにおける高速ARM Cortex-A15設計事例

富士通セミコンダクター株式会社
アドバンストプロダクト事業本部 SoC設計センター 第一設計部
プロフェッショナルエンジニア ハードウェアデザイン
北浦 智靖 様
本セッションでは、シノプシスがHigh Performance Core設計向けに提供しているHPC デザイン・メソドロジを使用した高速な28nm ARM® Cortex™-A15コアの設計開発事例をご紹介します。28nm以細のプロセスにおいては、配線遅延の影響が非常に大きくなり、かつ配線層によって配線幅(配線抵抗)が異なるため、フローを通じての配線層考慮やコリレーションがとても重要な要素になってきています。そのような課題に対して、IC Compilerの遅延計算モデルAWEおよび、Design Compiler Graphicalを使用した物理考慮合成の適用により、フロー全体を通じて高い予測性を実現することができました。 またクロック設計においては、クロックメッシュを採用し、低Skewでばらつきに強いクロックを実現すると共に、HSIMを設計の全フェーズで使用することによりサインオフレベルの遅延計算を使用した最適化および解析が可能になり、デザインの収束性が高まりました。その他、HPCオプションによる高速化、Final-Stage Leakage Recovery (FSLR)を使用したLeak Power削減についても、ご紹介いたします。
16:30
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17:10
G-7

IC Compilerを用いた多電源MCUのレイアウト設計事例紹介

ルネサス エレクトロニクス株式会社
第一事業本部 システムインテグレーション事業統括部 BE設計技術開発部
浅野 賢司 様
近年、低消費電力化のための電源制御により電源ドメインの複雑さが増大しており設計工数が増大する要因となっています。特に低消費電力とともに、信頼性と高密度の両立を求められるMCU(マイクロ・コントローラ・ユニット)製品では、フロアプラン検討からレイアウト設計において異電圧・電源遮断などを考慮した高効率設計が必要とされています。本セッションでは、特殊電源配線を含めたフロアプラン検討からUPFフローによる高密度配置配線、高信頼性デザイン・クロージャーまで、先端MCUレイアウト設計におけるシノプシス IC Compilerの適用事例をご紹介します。
17:15
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17:55
G-8

Galaxyプラットフォーム統合利用設計環境Orion DK開発/適用事例
(ICC-CD Link、In-Design Rail Analysis、In-Design Physical Verification)

株式会社 東芝 セミコンダクター&ストレージ社
アナログ・イメージングIC事業部 設計技術開発部 設計メソドロジー開発担当
参事
光安 政浩 様
近年のプロセス微細化、SoCの大規模/高機能化によってインプリメンテーション時に考慮すべき項目が多岐に渡り、設計期間が長くなる傾向にあります。この問題を解決するためには、設計の各段階および考慮すべき項目に合致したツールを有効利用した設計の効率化がキーとなります。東芝では、Galaxyプラットフォームを有効利用したデザインキット「Orion」を開発して、設計者のスキルに依存しない設計効率化を実現しています。本セッションでは、「Orion」の一部として実用化している ①ICC-CD Linkを利用したアナ/デジ・ミックスシグナル対応自動/半自動配線、②In-Design Rail Analysisを利用した設計初期段階でのパワーインテグリティ・チェック、③In-Design Physical Verificationを利用したDRC検証とダミーメタル挿入による設計期間短縮のアプローチをご紹介します。

カスタム設計/アナログ・ミックスドシグナル検証ソリューションの最新ロードマップ

日本シノプシス合同会社
技術本部 AMS製品担当
シニア・テクニカル・マネージャー
田辺 記生
カスタム設計/アナログ・ミックスドシグナル検証製品は、旧MAGMA社、Ciranova社ならびにSpringSoft社のデファクトおよびアドバンスト・プロダクトを吸収することで、なお一層ご利用価値の高いソリューションへと発展しています。カスタム設計プラットフォーム、アナログ・アクセラレータならびにアナログ・ミックスドシグナルシミュレーション検証ソリューションの最新ロードマップをご紹介します。
18:00
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19:30

Reception Party-懇親会

セッションのあとは
お食事・ドリンクをはさんで楽しいひとときを。
豪華プレゼントが当たる抽選会もお楽しみに !

エレクトロニクス業界のキー・プレーヤーが集結 Designer Community Expo 今年も開催 !

レセプション・パーティー会場では、シノプシスと
デザイン・コミュニティ・パートナー企業による展示を開催。
エレクトロニクス業界のキー・プレーヤーが集合し、
7つのデザイン・コミュニティに分かれて
最新設計ソリューションをご紹介します。
詳細はこちらへ >>

DCE

レセプション・パーティー

 ※プログラムは変更される場合がございます。ご了承ください。


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SYNOPSYS USER MEETING 2013事務局
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