VC LP 

次世代ローパワー・スタティック・チェック 

概要
モバイル機器からサーバー、ネットワーク機器まで、現在の電子機器製品はほとんどが高度なパワー・マネジメントへの対応を求められており、多くのSoCデザインがローパワー設計手法を採用するようになっています。パワー・ゲーティング、リテンション、低Vddスタンバイ、DVS(Dynamic Voltage Scaling)など、電圧制御によってきめ細やかなパワー・マネジメントを実現する高度なローパワー手法の採用が急速に拡大しています。しかしローパワー・デザインは通常のデザインとはアーキテクチャや動作が異なるため、検証は指数関数的に複雑になります。こうした複雑さに対処しながら検証目標を完全に達成するには、ネイティブなローパワー・シミュレーションおよび高度なローパワー・スタティック検証/サインオフが必要です。

VC LP データシート

VC LP

ローパワー・デザインのスタティック検証に関する課題
設計意図に忠実な先進のローパワー・デザイン・フローでは、フローの各工程が完了するたびにローパワー・デザインのインプリメンテーションとビヘイビアを迅速かつ完全にチェックする必要があります。また、ローパワーに関する致命的なバグを設計フローの早期段階で効果的に取り除くには、違反の解析、デバッグ、修正を簡単に効率よく行えることも条件となります。

ローパワーSoCデザインは複数のパワー・ドメインに分割され、それぞれを1つまたは複数のローパワー設計手法で制御します。このため、パワー・ドメインの数が増えると検証は指数関数的に複雑になります。また、電源に対する要求は厳しさを増しており、複数の電源電圧を使用することが必須となっていることや、ローパワー・デザインには通常複数の動作モードがあり、各モードが1つまたは複数のパワー・ステートに対応していることも検証の複雑さを押し上げる要因となっています。ローパワー・デザインを完全に検証するにはすべてのパワー・ドメイン、すべての電源電圧の組み合わせ、すべてのパワー・ステートおよびモードを検証するだけでなく、デザインがある動作モードから別の動作モードへ移る際のパワー・ステートの遷移とそのシーケンスの検証も必要となります。これらの非常に複雑なシナリオのいずれかにバグが1つあるだけで、チップの機能に不具合が生じる可能性があります。

VC LP checking, reporting and waiving flow

ローパワー設計手法では、設計フローのさまざまな工程で新しいデザイン要素が追加されます。ローパワー設計の原則に違反したアーキテクチャ設計上のバグは、RTLレベルでも存在することがあります。通常、アイソレーション・セルは自動的に合成されます。合成完了後にリテンション・レジスタ接続を検証した後、配置配線後にも再度検証する必要があります。マルチVddデザインでは、電源ピンとグランド・ピンを所定の電源レールに適切に接続する必要があります。これらすべてのケースでインプリメンテーションとビヘイビアの正しさを正確に検証するには、ローパワー・スタティック・チェックは設計フローのあらゆる工程を網羅して動作する必要があります。

VC LP
VC LPはマルチVddに対応したローパワー・スタティック・ルール・チェッカで、IEEE 1801 UPF(Unified Power Format)で記述されたローパワー設計意図を明確に理解し、UPFローパワー設計意図が正確にインプリメントされ正しく機能していることを確認します。VC LPは充実したレポート、フィルタ、ウェーバー機能を備えており、きわめて複雑なローパワー検証サインオフ・フローも短期間で簡単に完了できます。VC LPには、ローパワー・デバッグを効率的かつ効果的に実行できる機能が用意されています。また、VC LPはVC CDCおよびVC Formalとの完全な統合も可能です。操作性、レポートおよびデバッグ機能はこれら3製品でほぼ共通しており、3つの製品をすべて使用する場合でもデザインの読み込みとセットアップは1回だけですみます。

Figure 2: Violation compression

VC LP Design Compiler/IC Compiler like scripting

独自の価値
  • 業界をリードする性能と容量
    —他のツールに比べ3~5倍の速度と容量を実現しており、非常に大規模なSoCもRTLとネットリストの両方のレベルで効率よくチェックを実行できます。
  • 導入から利用までが簡単
    —シノプシスのインプリメンテーション・ツールとの親和性が高いモデルとコマンドを採用
    —VC LPはDesign CompilerのすべてのTCLクエリ・コマンドに加え、デザインに含まれるローパワー・オブジェクト専用のTCLクエリ/デバッグ・コマンドもサポート
    —これらのクエリ・コマンドを使用してカスタム・チェックの作成が可能(図3)
  • レポート、フィルタ、ウェーバー機能
    —タグおよびメッセージ・ベースの非常に柔軟なフィルタおよびウェーバー機能により、ローパワー検証サインオフ・フローを短時間で効果的に完了(図1)。
  • ローパワーに最適化した強力なデバッグ
    —主要なローパワー・オブジェクトを特定するロケータ、複雑な回路図のパスをデバッグするためのカスタム・ラベル、回路図の任意のオブジェクトの詳細を調べるためのプロパティ・ウィンドウなど、強力な回路図機能を備えたGUIベースのローパワー・デバッグ
    —違反メッセージはすべてUPF、回路図、ソースコード・ビューでのクロスプローブが可能
    —VC LPのGUI環境では、階層型インスタンスを入れ子式の回路図で表現する機能など、ローパワーに特化した視覚的なガイダンスを利用可能(図4)

VC LP’s box-in-box schematic view

まとめ
ますます複雑化が進むシステムレベルのパワー・マネジメント方式をサポートするため、高度なローパワー設計手法の採用が急速に拡大しています。電圧制御をベースにしたきめ細やかなローパワー設計手法では、インプリメンテーションおよび検証フロー全体にわたって徹底的なバリデーションとチェックが必要です。VC LPの包括的でローパワー・スタティック・ルール・チェックは非常に複雑なローパワー設計意図も正確に理解し、しかもきわめて大規模なSoCデザインにも対応できる容量とパフォーマンスを備えています。VC LPはすでに、業界を代表する大手企業各社の量産環境に導入されています。



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