Siloti 

自動可視化システム 
概要
Siloti™自動可視化システムは、設計におけるすべての信号のデータダンプに関するオーバーヘッドを削減することにより、 検証手法に変革をもたらします。 Silotiシステムのユニークな自動化テクノロジは、以下の方法により、複雑なICやSoC設計の内部信号を完全に可視化できます。
  • ダンプすべき最低限の信号セットを特定
  • その他の信号データは「オンデマンド」で生成
  • ゲートレベルのダンプ結果をRTLのソースコードに関連付ける

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序論
Silotiシステムはフルチップ・シミュレーションの時に使用され、以下のことを可能にします。
  • 検証性能への影響を最小限に抑え、関数処理を完全に可視化
  • ゲートレベルの検証結果をRTLデザイン上で解析、デバッグ
  • 全体的な検証時間とそのコストの削減

図1: 最小限のシミュレーション・コストで完全なデバッグの可視化を実現するSiloti
図1: 最小限のシミュレーション・コストで完全なデバッグの可視化を実現するSiloti

検証スループットと予測性の向上
高性能かつ画期的な自動可視化テクノロジは、以下の方法により設計の誤った動作の原因の究明と修正のプロセスにかかる時間を短縮します。
  • 検証中にダンプすべき最小限の「必要な」信号を予測する
  • 限られたダンプ済み信号データのセットを解析し、欠落した情報を自動的に再生成する
  • 下位レベルのチップの信号データを、対応するRTLの記述に関連付ける
不十分な視覚化は検証を妨げる
大規模設計の検証中に発見された根本原因を解析し、切り離すために十分な量の信号を観察することは、一層困難かつ高価になり、より時間のかかるものです。これには次のような理由があります。
  • 膨大な量のデータが生じる
  • 検証の実行時に信号データをダンプするため、パフォーマンスが低下する
  • ハードウェアベースの検証を用いた場合、アクセスできる信号データの量とタイプが制限される
  • 馴染みのない下位レベル設計のシミュレーションの際に、ダンプされた信号データを解釈することの難しさ

図2: ダンプの最適化によりデバッグの完全な可視化を実現し、シミュレーション実行時の影響を最小限に抑える
図2: ダンプの最適化によりデバッグの完全な可視化を実現し、
シミュレーション実行時の影響を最小限に抑える

自動可視化エンジン
Siloti システムの自動可視化テクノロジは、クリティカルな設計と検証リソースのパフォーマンス監視の影響を軽減するため、可視性解析手法とデータ生成エンジンを結合します。

可視性解析エンジン
  • Silotiのデータ生成機能と共に用いる場合に、完全な可視性に必要な信号の最小限のセットを決定するためのRTLおよびネットリストの解析
  • 対象を設計全体または特定のブロックや信号のみにするなど、必要に応じた柔軟性を提供
データ生成エンジン
  • RTLまたはネットリストの構造や必要信号データに基づいて、ダンプされなかった信号データを自動的に計算
  • 必要な値のみを「オンデマンド」で計算することにより、データ生成プロセスを最適化

これらのコアとなる機能に加え、オプションのAbstraction CorrelationモジュールとReplayモジュールはゲートレベルの検証結果の可視化と検証をより効率的にします。

Abstraction Correlationモジュール
  • ゲートレベルの検証結果を自動的にRTL設計上にマッピング
  • データ生成エンジンとシームレスに相互運用し、RTL設計の完全な可視化による解析およびデバッグが可能
Replayモジュール
  • ダンプ済みの必要信号のデータを利用
  • エラーが検出された場合、フルタイミング・シミュレーションの再実行の必要性をなくし、特定の時間ウィンドウのインクリメンタルかつ正確なタイミングのシミュレーションが可能
  • 特定の時間ウィンドウ内のすべての信号を完全に可視化し、タイミングエラーの迅速な解析およびデバッグを実現
検証手法の最適化
Silotiの自動可視化システムの機能はフルチップ・シミュレーション、エミュレーション、初回製造のプロトタイプ、およびシリコンの検証手法を大幅に改善します。 また以下の方法により、エラー発見時に設計オペレーションの理解をスピードアップし、検証リソースをより有効に活用することを可能にします。
  • シミュレーション時にダンプされる信号セットを最小限にすることによって、完全な可視化を保つと共に、ランタイム性能を改善し、ダンプファイルのサイズを削減
  • 問題の切り分けおよび修正のためにシミュレーション・イタレーションの必要がない
  • 処理速度が遅く、タイミング精度の高いゲートレベル・シミュレーション中に保持しておかなければならないデータ量を削減
  • エミュレーション中またはプロトタイプ運用中にプローブされる信号セットを最小限にし、完全な可視化を保つと共に、検証性能を改善
  • ゲートレベルの検証結果をRTLソースに関連付け、デザイン動作の理解およびデバッグを容易化

デバッグと解析の迅速化

SilotiとVerdiのシームレスな統合
Siloti自動可視化システムは、Verdi®自動デバッグ・システムと完全に統合されており、「必要」信号ダンプの利点を活かしてゲートまたはRTLのデバッグ効率を高めます。 ダンプする信号の数や対象となる信号を問わず、SilotiシステムとVerdiシステムとの間をシームレスに移動できます。 ロードした情報がSilotiの必要信号のFSDBだった場合、Verdiシステムはその情報を検出し、自動的にデータ生成エンジンを起動して信号の詳細を即時に生成し、完全に可視化しデバッグできるようにします。 システムを切り替えて操作する必要はありません。 Verdiシステムの高性能な可視化および自動化機能を利用することで、以下のことが可能になります。
  • 柔軟性に優れた高性能なデザインビュー内で、関連するロジックを抽出、切り分け、表示
  • 独自の動作解析テクノロジによる自動ビヘイビアトレース
  • 設計、アサーション、テストベンチ間の動作と相互関係を明示

図3: Siloti自動可視化環境
図3: Siloti自動可視化環境はVerdi自動デバッグ・システムに要求された
信号値データを「オンデマンド」で提供し、性能と
処理メモリ・リソースを最適化する

シミュレーションのオーバーヘッドを削減
Siloti自動可視化システムは、フルチップ・シミュレーション、エミュレーション、初回製造のプロトタイピング、システム検証の際に、信号の可視性が低下するというコストのかかる問題を解決します。 設計の理解の向上、検証サイクルの予測性の向上、複雑なICおよびSoCのデバッグの迅速化などの利点を直ちに実感できます。



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