VCS AMS  

ミックスドシグナル検証ソリューション 

概要
アナログ・コンテンツの増大、アナログ/デジタル・インターフェイスの高度化、安全性および信頼性に関する厳しい要求により、ミックスドシグナル・システム・オンチップ(SoC)の設計は急速に複雑化しています。 そのため、高度な検証手法およびテクノロジが不可欠になっています。 VCS機能検証およびCustomSim™ FastSPICEシミュレータを統合したシノプシスのVCS® AMSミックスドシグナル検証ソリューションは、高度な機能/ローパワー検証テクノロジと業界最高水準の性能/容量を兼ね備え、ミックスドシグナルSoCのリグレッション・テストにかかる期間を短縮します。

VCS AMSデータシート

序論
VCS AMSミックスドシグナル検証ソリューションは、業界最高水準の性能/容量を備え、ミックスドシグナルSoCのリグレッション・テストにかかる期間を短縮します。 実績のあるUVM手法をアナログへ拡張し、機能検証とローパワー検証において高度なテクノロジをネイティブに統合することで、VCS AMSは、複数のコンピュート・ファーム間で並列に実行可能なカバレッジ・ドリブンの制約付きランダム・テストベンチを迅速に開発し、リグレッション・テスト全体のコストを削減することが可能です。

図1: VCS AMS
図1: VCS AMS

高性能
VCS AMSは高性能なアナログ/デジタル・シミュレーション・エンジンの独自の統合により利益をもたらします。 他のミックスドシグナル検証ソリューションは、低速なアナログ・シミュレーション・エンジンによる性能の低下を改善するためにビヘイビアモデリングを利用していますが、VCS AMSは、CustomSimのFastSPICEエンジンを統合することにより業界最高水準の性能とトランジスタレベルの高精度を実現しています。

マルチコア・テクノロジ
FastSPICEエンジンでマルチコア・シミュレーション・テクノロジをサポートすることにより、VCS AMSの検証スループットはさらに向上し、トランジスタレベルの精度でスケーラブルなミックスドシグナル・リグレッション・テストを実現します(図2を参照)。

図2: VCS AMSのマルチコアによる性能向上の例
図2: VCS AMSのマルチコアによる性能向上の例

柔軟性
ミックスドシグナル設計のアプリケーションが異なれば、SPICEネットリスト、RTL、ビヘイビアモデル等の異なったコンフィグレーションが必要とされるため、ミックスドシグナル検証ソリューションではサポートされる言語とトポロジの柔軟性が重要です。 設計および検証プロセスの進捗に応じて必要な精度が異なる場合があるため、SPICEレベルの表現からVerilog-AMSや実数モデリング(Real Number Modeling)などの抽象度の高い表現までを扱えるソリューションが必要になります。 VCS AMSの融通性の高い利用モデルは、あらゆる抽象度および設計階層の混在を可能にし、言語はSystemVerilog、Verilog、VHDL、Verilog-AMS、SPICEをサポートします(図3を参照)。 ポストレイアウト・シミュレーションはSPF、DSPF、SPEFフォーマットでサポートされます。

図3: VCS AMSでサポートされるモデリング言語とフォーマット
図3: VCS AMSでサポートされるモデリング言語とフォーマット

VCS AMSは、トップコンフィギュレーションにアナログ、デジタル、ミックスドシグナルのいずれも設定可能に加えて、これらのコンフィギュレーションを階層レベルでいくつでも設定できるようになっており、複雑な設計アーキテクチャが可能です。

生産性の向上
開発期間の目標達成は最近のミックスドシグナルSoC設計において重要課題になっています。 使いやすく、複雑なブロック間接続やADインターフェイスによって発生する設計エラーを早期に検出できる機能は、生産性の高いミックスドシグナル検証ソリューションの重要な要件です。 VCS AMSには、セットアップにかかる時間の短縮、接続エラーの特定、検証の生産性向上のために次の機能が用意されています。
  • セットアップが容易:ネットリスト・ドリブン・フローのサポートによりミックスドシグナルのコンフィギュレーションとセットアップを削減
  • ADインターフェイス素子の自動挿入:適切なインターフェイス素子を自動挿入し、パラメータ最適化(方向、電源供給、インピーダンス、強度)を行って収束や精度の問題を回避
  • 診断レポート:シミュレーション中にインターフェイス素子、接続、ポート・マッピング、設計階層に関するレポートが自動生成され、設計の接続性エラーをデバッグ可能
  • 保存と復元:以前に保存した状態からシミュレーションを再開することによってリグレッション・テストのスループットを短縮可能

パワー・マネージメントのネイティブ回路チェック
多くのSoC設計の障害はミックスドシグナル・インターフェイスで発生するため、チップ・レベルで電気設計ルールの検証違反やパワー・ドメインの不適合がないことが重要です。 VCS AMSには、スタティック/ダイナミック・ネイティブ・チェックの包括的な機能セットが用意されており、電気的なルール違反やパワー・マネージメントの設計エラーを迅速に特定します(図4を参照)。 このテクノロジにより、ミックスドシグナルの設計者はレベルシフタの不足、リーク・パス、電源動作確認といった様々な違反をSoCレベルで特定し、テープアウト前に設計エラーを解消できます。

図4: VCS AMSネイティブ回路チェックにより、ERC/ローパワーの診断が可能
図4: VCS AMSネイティブ回路チェックにより、ERC/ローパワーの診断が可能

ローパワー検証
VCS AMSは、VCSネイティブ・ローパワー(NLP)テクノロジを拡張してミックスドシグナル設計用にUPFをサポートすることにより、包括的なミックスドシグナル・ローパワー検証ソリューションを実現しています。 デジタルとアナログ間で電圧レベルを受け渡し、インターフェイス素子を自動挿入して設計のパワー・インテントを正確にモデリングします(図5を参照)。 この手法により、手間がかかり、エラーが生じやすいプロセスを自動化し、システムレベルのローパワー・ソリューションを実現します。

図5: VCS AMSは適切なパワーレベルの受け渡しによってNLPをミックスドシグナルに拡張し、#13;
必要に応じてインターフェイス素子を調整
図5: VCS AMSは適切なパワーレベルの受け渡しによってNLPをミックスドシグナルに拡張し、必要に応じてインターフェイス素子を調整

高度なミックスドシグナル・ビヘイビアモデリング
VCS AMSは、Verilog-AMSや実数モデリング(real、wreal、SystemVerilogネットタイプ)をサポートし、高度なビヘイビアモデリングの幅広いソリューションを提供します。 Verilog-AMSはミックスドシグナル領域で初めて導入された言語で、精度と速度の適切なトレードオフを確保することを目的としています。 ただし、この言語には、不正確なモデリングによる収束の問題や低パフォーマンス、モデルと相当するSPICEとの比較によるキャリブレーションの必要性といった、特に最近のSoCにおいて導入を困難にするいくつかの制限があります。

実数モデリング(real、wreal)は第2世代のビヘイビアモデリングを表し、 個別にシミュレーションした実数値を使用してアナログ・ビヘイビアをデジタルドメインでモデリングします。 最終的な結果は、シミュレーションの速度が大幅に向上しますが、精度は低下します。 また、実数モデリングには、1つ以上の実数およびユーザー定義の解像度関数を格納できるユーザー定義型をサポートしていない、電流と電圧との真の関係が存在しないなど、いくつか既存の言語による制限があります。

現在のビヘイビアモデリング手法の制限を緩和するため、VCS AMSにはSystemVerilogをベースにした次世代の実数モデルが導入されています(図6を参照)。

図6: Verilog-AMSおよび実数モデリングからSystemVerilogネットタイプへの移行
図6: Verilog-AMSおよび実数モデリングからSystemVerilogネットタイプへの移行

SystemVerilogネットタイプでは、最近のミックスドシグナルSoC検証のモデリングが次の点で格段に向上しています。
  • 1つ以上の実数値を格納できるユーザー定義型
  • ユーザー定義の解像度関数
  • 接続に基づいてインターコネクト・タイプを動的に選択
  • モデリングの柔軟性

SystemVerilogネットタイプは高性能で多様なモデリング機能を提供し、検証期間の短縮と精度の向上を実現します。

AMSテストベンチ
シノプシスのAMSテストベンチは、実績あるSystemVerilogベースのUVM手法を拡張し、ミックスドシグナルの設計に次のような利点をもたらします。
  • リファレンス・モデルを様々な抽象度レベルで統合
  • アナログ・ノードにアサーションとチェッカを導入
  • サンプル・アナログ・ノードによる着信トラフィックのモニタ
  • アナログ・ノードを駆動するための制約付きランダム検証の導入
  • アナログ・カバレッジの導入
  • ミックスドシグナルのコンテキストで検証計画とリグレッション管理を導入

AMSテストベンチを用いると、デジタル検証で標準的な慣行となっている手法を活用して、高機能なカバレッジ・ドリブンの制約付きランダム・テストベンチを迅速に開発し、ミックスドシグナルSoCのリグレッション・テストを実行することが可能です(図7を参照)。

図7: アナログIP向けのAMSテストベンチ
図7: アナログIP向けのAMSテストベンチ

デバッグ環境
VCS AMSはシノプシスのデバッグ環境でサポートされています(図8を参照)。 Galaxy Custom Designer® SEシミュレーション/解析環境(SAE)が回路図ベースのソリューションであるのに対し、Discovery™ Visualization Environment(DVE)およびVerdi®は高度なデバッグおよび可視化環境を提供する自動デバッグ・システムであり、次のような多彩な検証機能セットを装備しています。
  • ローパワー
  • SystemVerilogテストベンチ・デバッグ
  • カバレッジ・レポートと可視化
  • 検証の計画と管理

SAE、DVE、Verdi間の対話型作業やバッチ制御、およびメニューのカスタマイズ向けにTCLをサポートしています。

    図8: Verdiの多彩な検証機能セット
    図8: Verdiの多彩な検証機能セット

    サポートされる入力
    • HSPICE®、Spectre、Eldoネットリスト・フォーマット
    • SystemVerilog、Verilog、VHDL
    • SystemC
    • HSPICEデバイス・モデル、Spectre、Eldoモデル
    • Verilog-A、Verilog-AMS、実数モデリング
    • SPEF、DPSF、SPF(ポストレイアウト寄生データ)
    • VCD/VECスティミュラス・インプット・フォーマット
    • TCLスクリプト
    サポートされる出力
    • FSDB、VPD、WDF、WDB(アナログ波形データベース・フォーマット)
    • FSDB、VPD(デジタル波形データベース・フォーマット)
    • VPD(統合されたアナログ/デジタル波形データベース・フォーマット)
    サポート・プラットフォーム
    • SPARC Solaris
    • x86 Red Hat Enterprise
    • x86 SUSE Enterprise



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