Power Compiler  

Design Compilerでのパワー最適化 

概要
Power Compiler™は、RTLおよびゲートレベルにおいて消費電力を自動的に最小限に抑え、Design Compiler®でタイミング、面積、パワー、テストの最適化を同時に実行する機能を備えています。 また、先進のクロック・ゲーティングとローパワー・プレースメントを実行してダイナミック・パワーを削減し、リークパワーの最適化によりスタンバイ・パワーを削減します。 Power CompilerとDesign Compiler Graphicalがマルチコーナー・マルチモード(MCMM)の同時最適化を用い、イタレーションを削減し、結果達成までの期間(TTR)を短縮できます。 設計者は、IEEE 1801標準のUPF(Unified Power Format)で定義されたパワー・インテントと共に、Power Compilerを使用して多電源、パワーゲーティング、ステート・リテンションなど、先進のローパワー手法を導入できます。

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プロセス・テクノロジの進歩によってエレクトロニクス製品にかつてない水準の性能がもたらされた一方で、電力の消費量と配分をどうするかという難問が発生しています。 医療機器や、スマートフォン、タブレット・コンピュータなどの携帯機器においては、高性能であると同時に電池寿命を長くすることが求められているほか、携帯用以外の機器にもエネルギー効率を上げることが求められているため、設計者はこの難問に取り組まなければなりません。 Power Compilerは、Design Compilerに内蔵され(図1)、パワーを考慮した合成を完全かつ包括的に行うことができます。 合成時にPower Compilerのパワー削減手法を利用することで、タイミング、面積、パワー、テストの同時最適化を実行できます。

図1: Design Compilerに内蔵された完全かつ包括的なパワー合成
図1: Design Compilerに内蔵された完全かつ包括的なパワー合成

主な特長
  • 先進のクロック・ゲーティングとローパワー・プレースメントにより、ダイナミック・パワーを削減
  • リークパワー最適化により、スタンバイ・パワーを削減
  • マルチコーナー・マルチモードベースの同時最適化により、結果達成までの期間を短縮
  • UPF規格に基づいた先進のローパワー手法を自動実装

先進のクロック・ゲーティング
Power Compilerは、ロード・イネーブル条件が無効な場合に出力を入力へフィードバックさせるのではなく、同期ロード付きレジスタ・バンクのクロックをゲーティングすることによってダイナミック・パワーの消費を削減します(図1)。 Power Compilerでは、ゲートレベルの回路に対してクロック・ゲーティングを行い、手作業によるクロック・ゲーティングを補完することもできます。 Power Compilerは、セルフ・ゲーティング、マルチステージ、レイテンシー・ドリブン、アクティビティ・ドリブン(SAIFファイルを使用)、ユーザー・インスタンス化といった先進のクロック・ゲーティング手法をサポートします。

図2: Power Compilerはクロック・ゲーティングを自動実行し、ダイナミック・パワーの消費を削減する
図2: Power Compilerはクロック・ゲーティングを自動実行し、ダイナミック・パワーの消費を削減する

ローパワー・プレースメント
クロック・ゲーティング加え、Power CompilerはDesign Compiler Graphicalと協調して、パワーを考慮したプレースメントを行います。IC Compiler内にある同一のテクノロジを用い、スイッチング動作の高いシグナルのネット長を最短に抑えることで、ダイナミックパワーの消費量を最小限にします。

図3:パワーを考慮したプレースメントがアクティビティの高いネットのキャパシタンスを最小限にする
図3:パワーを考慮したプレースメントがアクティビティの高いネットのキャパシタンスを最小限にする

リークパワー最適化
Power Compilerは、マルチVth最適化、またはLow Vthセルの最大使用割合を設計者が指定することにより、リークパワーを削減します。 Power Compilerは、タイミング・スラック、面積、パワー間のトレードオフを計算し、タイミング制約を満たしつつ低電力のデザインを実現します。

マルチコーナー・マルチモードベースの同時最適化
コンカレントMCMM最適化は、テスト・モード、ローパワー・アクティブ・モード、スタンバイ・モードなどの多くのモードでの動作に対応するデザインのTAT短縮に不可欠です。MCMMの主なメリットの1つは、最適なリークパワーの結果を達成するために、タイミング最適化と同じコーナーでリークパワー最適化を行ったり、(ワーストケースのタイミングとワーストケースのリークパワーのそれぞれに異なるコーナーを使用して)連続的にリークパワーとタイミングを最適化する必要がないという点です。

Design Compiler GraphicalとPower CompilerによるMCMM最適化は、さまざまなプロセス・コーナーのすべてを考慮に入れ、性能への影響を最小限に抑えたうえでリークパワーが最適になる結果を導き出します。 複数のモードとコーナーを同時に最適化する機能により、デザインの繰り返し工程が減り、デザイン収束までの時間を短縮できます。 MCMMは、UPFのパワー・インテント仕様と並び、DVFS(Dynamic Voltage and Frequency Scaling)を実現するための主要な基礎技術です。

先進のローパワー手法を自動的に実装
パワー・インテントをデザイン・フローの初期段階で定義することにより、後の設計作業を自動化し、一貫した電源・電圧仕様に従うことが可能になります。 パワー・インテントには、多電源、パワー・ドメイン、パワー・シャットダウン・モード、パワー・アイソレーション、電圧レベル・シフト、ステート・リテンション動作の仕様などがあります。 IEEE 1801のUPF(Unified Power Format)に書き込まれたパワー・インテントは、設計の各段階を通じて体系的に使用され、デザインのパワー・インテントを表現し、コンパニオン・ファイルとしてRTLまたはゲートレベルのデザインに取り込まれます。このパワー・インテントにより、先進のローパワー設計機能を使用したインプリメンテーションが自動化されます。

Power CompilerはUPFの入力を用い、パワー・ドメインや戦略、ステート定義に基づき、必要に応じてアイソレーション、レベルシフタ、リテンション・レジスタ、パワー・ゲーティング、Always-onなどのパワー・マネジメント用のセルを自動的に挿入します。また、デザイン・フロー全体を通じてオリジナルのパワーインテントを保持可能な”Golden UPF”フローもサポートしています。

ネットリスト・フォーマットとインターフェイス
Power Compilerはシノプシスの合成デザイン・フローとシームレスに統合されており、Design CompilerおよびIC Compiler® と共通のGUIやコマンド、制約、ライブラリを備えています。 また、あらゆる一般的な業界標準のフォーマットとプラットフォームをサポートしています。

回路ネットリスト:
  • Verilog、SystemVerilog、VHDL
インターフェイス:
  • SDF、PDEF、SDC
プラットフォーム:
  • IBM AIX(32/64ビット)
  • Redhat Linux(32/64ビット)
  • Sun Solaris(32/64ビット)

まとめ
Power Compilerを利用して、Design Compilerで、先進のクロック・ゲーティングによるダイナミック・パワーの削減、リークパワー最適化によるスタンバイ・パワーの削減、リークパワー・コーナーとタイミング・コーナーのMCMM同時最適化などの完全かつ包括的なパワー合成を行うことができます。 Power CompilerはUPFを使用したローパワー手法の自動導入にも対応します。

シノプシスの先進のローパワー・ソリューションの詳細については、www.synopsys.com/lowpowerをご覧ください。



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