DC Ultra  

タイミング、面積、パワー、テスト性のコンカレントな最適化 

概要
RTL合成ソリューションDC Ultra™は、最速のタイミング、最小の面積、最小の消費電力、そして最高のテスト・カバレッジをコンカレントに実現するという、今日の設計者が直面している課題に対応します。DC Ultraは革新的なトポグラフィカル・テクノロジを備え、短期間で設計結果予測性の高いフローを可能にします。トポグラフィカル・テクノロジは、タイミング、消費電力、面積など実レイアウト後の結果を合成の際に10%以内の誤差で正確に予測するため、コスト高をまねく論理合成工程とレイアウト工程の繰り返し作業を減らすことができます。DC Ultraはまた、4コアのプラットフォームで2倍のスピードアップという効率的な加速を実現します。

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主な特長
  • タイミング、面積、パワーおよびテスト性をコンカレントに最適化
  • 実レイアウト後の結果を合成の際に10%以内の誤差で正確に予測
  • 高速クリティカル・パスを作成することによって、タイミングのボトルネックを解消
  • 設計データの新旧を問わず、Gate-to-Gateの最適化をタイミング品質(QoR)を保ちながら実行
  • RTLとスケマティック、タイミングレポートとのクロス・プロービングによる高速デバッグ
  • 設計者が回路の特定部分の最適化を制御できる高い柔軟性を提供
  • スタティックタイミング解析、テスト合成、およびパワー合成の統合により、高い設計効率を実現
  • 多電圧/多電源設計をサポート
  • 4コアのコンピューティング・サーバにおいて2倍の実行時間短縮

DC Ultraは、ローパワー合成ツールPower Compiler™, IPライブラリDesignWare®, スタティック・タイミング解析ツールPrimeTime®、テスト合成ツール DFTMAX™. から構成されるシノプシスの包括的なRTL合成ソリューションの中核となるツールです。Design Compiler GraphicalがDC Ultraのアドオンとして提供され、業界最高レベルの結果品質、配線混雑度の予測と軽減、フィジカル・ビューア、簡易操作によるフロアプランの検討が可能になります。また、Design Compiler Graphicalは配置配線ソリューションIC Compilerにフィジカル・ガイダンスを提供し、さらに高い相関性と、配置の実効時間短縮を実現します。

図 1:業界で最も包括的な合成ソリューション
図 1:業界で最も包括的な合成ソリューション

トポグラフィカル・テクノロジ
トポグラフィカル・テクノロジは、ワイヤーロード・モデルを必要とせずに、論理合成後と実レイアウト後のタイミング、面積、テスト性、消費電力に正確な相関性をもたらします。RTL設計者のために開発されたこの技術は、物理設計の専門知識がなくても使え、従来の合成手法を変更する必要もありません(図2)。DC Ultraでは、この革新的なトポグラフィカル・テクノロジにより、レイアウト後のタイミングと面積が正確に予測されます。RTL設計者は、合成の段階ですでに実際の設計上の問題を解決し、より適切な配置配線へのスタート・ポイントを作成できるため、開発コストの増加要因となる繰り返し作業が不要になります。これによりRTL設計者の生産効率性は大幅に向上します。トポグラフィカル・テクノロジは、Galaxy™デザイン・プラットフォームのインプリメンテーション・ツールと技術を共有しているため、繰り返し作業を最小限に抑え、フィジカル・インプリメンテーションのスピードをあげます。

図 2: RTL合成におけるトポグラフィカル・テクノロジ
図 2: RTL合成におけるトポグラフィカル・テクノロジ

面積削減のテクノロジ
DC Ultraは、Gate-to-Gateにおけるモノトニック(他の最適化コストに絵悪影響を及ぼさない)エリア削減テクノロジにより、品質結果(QoR)を保ちながら平均10%の面積削減を行います。この最先端の最適化は、すべてのプロセス・ノードにおいて、設計データ(ネットリスト)の新旧や、フィジカルの情報の有無を問わず有効です。この面積削減は、再合成をすることなく、またタイミングの品質に影響を与えることなく行われ、最大の生産性をもたらします。

クロス・プロービング
RTLソースコードとその他のデザイン・ビュー(スケマティック、タイミングレポート、レイアウト・ビュー等)とのクロス・プロービングにより、設計中に起こりうる問題を速やかに発見し、ソースコード上で問題を解決することが容易になります。様々なデザイン・ビューによるRTLとのクロス・プロービングを使い、起こりうる問題点を設計の早期に発見することで、質の高いRTLと制約の作成を加速します。

図3: RTL、スケマティック、タイミング・ビュー間のクロス・プロービング
図3: RTL、スケマティック、タイミング・ビュー間のクロス・プロービング

先進の演算最適化機能
データパス設計を含む回路の合成において、DC Ultraは画期的なデータパス最適化アルゴリズムによりタイミング、面積、パワーにおいて優れた結果品質を提供するとともに、データパスの合成に要する時間を短縮します。DC UltraはHDLに含まれる演算ツリーを識別、キャリーセーブ演算テクニックを使用してツリーを最適化し、キャリー伝搬による性能と面積への影響を最小限に抑えます(図4)。論理合成ユーザーは、DC Ultraで提供される優れたデータパス合成機能を利用し、DesignWare演算コンポーネントをさらに最適化することもできます。

図 4: 積和からキャリー・セーブ・アダー(CSA)ツリーへの変換
図 4: 積和からキャリー・セーブ・アダー(CSA)ツリーへの変換

強力なクリティカル・パス合成
DC Ultraは、合成プロセス全体を通じて様々な最適化アルゴリズムを使用し、クリティカル・パスのタイミングを大幅に改善します。例えば、初期テクノロジ・マッピングの直後では、まだ詳細なゲートレベル最適化が行われていません。この段階でDC Ultraは、タイミングを厳格に重視した再構造化、マッピング、ゲートレベル最適化を実行します。その結果、全体的にタイミングに優れた構造が生まれ、以降の詳細なゲートレベル最適化に貢献します。ゲートレベル最適化全体を通して、設計のクリティカル・パスの遅延を改善する様々な手段が講じられます。例えば、積極的にロジックを複製することによって、クリティカル・パスに見られる負荷を削減します(図5)。DC Ultraは、ロジック複製の際にクリティカル・パスの大きなサブ・セクションを探し、ファンアウトの大きいネットの負荷を削減するために多くのゲートを複製し、負荷分割によってクリティカル・パス上のタイミングを改善します。またDC Ultraは、面積とタイミングの結果を改善するために、クリティカル・パスに基づいて論理構造を自動的に展開します。また、トータル・ネガティブ・スラックを改善するためにファンアウトの大きいネットをバッファリングすることも可能です。

DC Ultraのマッピング・アルゴリズムは、セル・グループをクリティカル・タイミングパス上の幅広いファンイン・ライブラリ・セルにマッピングして、ロジックレベル数とセル・インスタンス数を削減します。この結果、タイミング、面積、および消費電力が改善されます。

図 5: Ultraはロジック複製によってクリティカル・パスによる負荷を削減し、タイミングを大幅に削減
図 5: Ultraはロジック複製によってクリティカル・パスによる負荷を削減し、タイミングを大幅に削減

レジスタ・リタイミング
レジスタ・リタイミングにより、RTL設計の結果品質がさらに改善されます。レジスタ・リタイミングでは、すでにレジスタが含まれている設計において、ロジック境界を越えてレジスタを移動することにより、面積への影響を最小限に抑えつつ、順序ロジックを最適化します(図6)。同じ機能が、I/O境界位置に維持されます。レジスタ・リタイミングはまた、使用する純粋な組み合わせ回路にパイプライン・レジスタを挿入することによって、性能条件を満たしつつ、面積を削減します(図7)。レジスタ・リタイミングはデータパス最適化アルゴリズムと併用することができ、最速の演算パイプラインが得られます。

図 6: レジスタによるデザイン・リタイミング
図 6: レジスタによるデザイン・リタイミング

図 7: 組み合わせロジックによるリタイミング
図 7: 組み合わせロジックによるリタイミング

合成のコスト関数優先度、および最適化ステップの優れた制御
DC Ultraでは、厳しいタイミング条件を満たすよう、最適化を詳細に制御することができます。DC Ultraで初期設定されているコスト関数は、タイミングや面積の制約条件よりも設計ルールを優先させます。しかしユーザーは、適切な優先度を設定することにより、設計にとって最適な結果品質を達成するように合成を制御することができます。DC Ultraでは、さらに詳細に最適化を制御するために合成ディレクティブを使用できます。合成ディレクティブを使用すると、DC Ultraの標準的な実行仕様を変更できます。例えば、特定の構造を想定してパス上にセルをインスタンス化してあるとします。この場合、構造全体を変更することなく、サイズ変更や局所的な最適化を行うことが必要かもしれません。このような最適化には、ロジックのグローバルな構造変更の機能をオフにしたまま、ゲートサイズを変更することができます。

図 8: 合成の実行時間
図 8: 合成の実行時間

マルチコア対応の構造
コンピュータ・プラットフォームにおけるマルチコア・プロセッサの到来により、設計者に与える処理能力が飛躍的に伸びました。DC Ultraはマルチコア・コンピューティング・サーバの恩恵を活かした効率的な構造を持ちます。DC Ultraは、最適化された分散技術とマルチスレッドの並列処理を用い、4コアののプラットフォームで2倍というスケーラブルな加速を提供します。この構造は、結果品質を下げることなく実行時間の短縮を可能にします。図7では、複数の設計に対するDC Ultraの実行時間の比較です。X軸が様々な設計、Y軸が処理時間(hours)を示します。青のバーはDC Ultraをシングル・コアのマシンで走らせた場合の実行時間、紫は4コアのマシンを使った場合です。図8で分かるように、DC Ultraは4コアのコンピューティング・サーバで平均2倍の加速を提供します

サポートしているネットリスト・フォーマットとインターフェイス
DC Ultraは、一般的な業界標準フォーマットをすべてサポートしています。

回路ネットリスト:
  • Verilog, SystemVerilog, and VHDL
  • コマンド・スクリプト:dcsh, TCL

インターフェイス:
PLI, SDF, PDEF, SDC

プラットフォーム:
  • IBM AIX (32および64ビット)
  • Redhat Linux (32および64ビット)
  • Sun Solaris (32および64ビット)

まとめ
DC Ultraは、タイミング、面積、パワー、テスト性をコンカレントに最適化する包括的なアルゴリズムを備えています。DC Ultraのトポグラフィカル・テクノロジは、レイアウトと相関する結果を保証し、コスト高をまねく合成とフィジカル・インプリメンテーションの間の繰り返し作業を減らします。タイミングの品質を保ちながらGate-to-Gateの面積を10%減らす最適化テクノロジは、設計データの新旧を問わず有効です。様々なデザイン・ビューによるRTLとのクロス・プロービングを用い、高品質なRTLと制約をより早く提供します。



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