Design Compiler Graphical   

フィジカル・インプリメンテーションを加速するためのより優れたスタートポイント 

概要
常に革新的な合成テクノロジを提供し続けるシノプシスは、Design Compiler® Graphicalにより、優れた合成結果とともに、デザイン・インプリメンテーションにおけるスピードと予測性を向上させる簡素化されたフローをお届けします。 Design Compiler Graphicalは、高度な最適化と正確なネット遅延モデルを併用し、実レイアウト後のタイミングを5%速くすることができます。Design Compiler GraphicalはDC Ultra™トポグラフィカル・テクノロジを拡張しており、IC Compiler配置配線用のフィジカル・ガイダンスを作成してタイミングおよび面積の相関性を5%にするとともに、配置の実行速度を1.5倍短縮することが可能です。

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RTL設計者は、使い慣れたDesign Compilerの環境内で、IC Compilerのデザインプランニング機能を利用できます。 ボタン1つ押すだけで、what-if解析による検討を実行し、フロアプランの問題を早期に発見、修正して、最適なフロアプランを効率的に実現できます。 また、Design Compiler Graphicalは回路の混雑部分「ホットスポット」を予測、ビジュアル表示し、その部分に独自の合成最適化を行って混雑度を軽減します。 これにより、RTL設計者は、詳細配線の段階で発生する配線混雑の問題を回避することが可能になりました。

合成を高速化するためにDesign Compiler Graphicalはスケーラブルなマルチコア・インフラストラクチャを採用して、マルチコア・サーバにおける実行速度を大幅に高速化し、4コアで2倍の実行速度を実現します。また、RTL設計者は複数のモードとコーナーでコンカレントにデザインの解析と最適化を行うことができ、開発期間と開発コストを大幅に抑えることができます。

図1: Design Compiler Graphical
図1: Design Compiler Graphical

主な利点
  • タイミングの結果を10%改善する高度な最適化技術
  • IC Compilerに対するフィジカル・ガイダンスによりタイミング、面積、パワーの相関性が向上し、配置の実行速度が1.5倍短縮
  • 合成前後の正確な配線混雑度予測と、配線混雑に特化した最適化機能が、配線を容易に
  • 設計データの新旧を問わずGate-to-Gateの最適化をタイミングの品質(QoR)を保ちながら実行
  • RTLとスケマティック、タイミングレポート、レイアウト・ビュー等とのクロス・プロービングが高速デバッグを可能に
  • 早期のフィジカル可視化とデバッグにより、フィジカル・インプリメンテーション前にレイアウトの問題を検出
  • フロアプラン検討により、最適なフロアプランをもつデザイン収束までの期間を短縮
  • 4コア・サーバ上での実行速度を2倍高速化
  • コンカレントなマルチコーナー、マルチモード(MCMM)合成

高度な最適化が優れたタイミング結果をもたらす
パラレル・インターコネクト間のカップリング容量やメタル配線レイヤーの抵抗などの物理現象は、設計の遅延に大きく影響するため、合成時に考慮する必要があります。Design Compiler Graphicalは、これらの物理現象をIC Compilerと共有するテクノロジを備えており、物理現象を考慮して優れたデザイン品質を達成します。Design Compiler Graphicalの革新的な最適化機能は、配置配線テクノロジと組み合わされ、高性能設計においてさらにタイミングを5%改善します。レイヤーを考慮したバッファ挿入、タイミングベースのインクリメンタル・プレースメントなどの高度なテクニックが、結果品質を向上します。

IC Compilerへのフィジカル・ガイダンス
設計の複雑化とジオメトリの微細化に伴い、RTL設計者は合成とレイアウト結果との相関性を上げる必要に迫られています。

Design Compiler GraphicalはDC Ultraトポグラフィカル・テクノロジを拡張し、IC Compiler用のフィジカル・ガイダンスを作成してインプリメンテーション・フローを簡素化し、IC Compiler配置の実行速度を1.5倍短縮することが可能です。また、合成段階でフィジカルな最適化を行い、フィジカル・インプリメンテーションのための優れたスタートポイントを作成するとともに、微細ジオメトリ効果を考慮した正確なモデリングを行って、タイミングと面積の最適化結果をレイアウトの5%以内の精度で提供します。

図2と図3は、フィジカル・ガイダンスの使用によりタイミングと面積の相関がそれぞれ向上していることを複数のデザインで示しています。 X軸はデザイン、Y軸は合成結果とレイアウト結果との差異(%)を表します。 青のバー(左)は、フィジカル・ガイダンスを渡さない場合の合成とレイアウトとの差を示しています。 紫のバー(右)は、同じ設計にフィジカル・ガイダンス・テクノロジを使用した場合を示しています。 図が示すように、Design Compiler GraphicalからIC Compilerにフィジカル・ガイダンスを渡した場合の結果は、一貫して5%以内に収まっています。 図4は、フィジカル・ガイダンス・テクノロジを使用した場合に配置の実行速度が向上することを示しています。 X軸はデザイン、Y軸は実行時間(単位: 時間)を表します。 青のバーはフィジカル・ガイダンスを渡さない場合のIC Compiler配置の実行速度を示し、紫(右)のバーはフィジカル・ガイダンスを渡した場合のIC Compiler配置の実行速度を示しています。 図が示すように、Design Compiler Graphicalからフィジカル・ガイダンスを渡した場合、IC Compiler配置の実行速度は大幅に向上し、平均して1.5倍短縮されています。

図2: タイミングの相関
図2: タイミングの相関

図3: 面積の相関
図3: 面積の相関

図4: IC Compiler配置の実行速度
図4: IC Compiler配置の実行速度

配線混雑を合成前後で正確に予測し、混雑を考慮した最適化
配線混雑は、デザインの配線に必要なリソース(トラック)が実際に使用可能なリソースを超えた場合に発生します。1つのチップに搭載する機能が増えるほど、配線混雑の問題により配線が困難になります。 配置配線時に、設計者はさまざまな手法によって混雑度を軽減します。 たとえば、ポートやマクロの位置などフロアプランの変更、ゲート利用率の変更、配置ブロッケージの追加などの手法が考えられます。しかし、配置配線時にこのような変更を行うには時間がかかり、スケジュールの遅れにもつながります。また、これらの手法が常に有効であるとは限らないため、設計者は混雑の原因となるデザイン特性を取り除くために、RTLに戻ってRTLソースをコーディングし直す必要があるかもしれません。これらの方法は最適であるとは言えず、スケジュールが遅れたり、目標の設計が達成できなかったり、開発コストが増加する可能性があります。

Design Compiler Graphicalは、後に配線混雑を起こす可能性のあるRTL構造を検出、レポートし、問題点を合成前に対処できるRTLソースにクロス・プロービングします。

Design Compiler Graphicalは、シノプシスのバーチャル・グローバル配線テクノロジを用い、RTL合成段階で配線混雑の予測を可能にします。設計者はこのテクノロジによって設計の問題を特定、修正し、配線の混雑を軽減することができます。これにより、論理合成とフィジカル・インプリメンテーション間の繰り返し作業を削減し、設計目標の達成と配置配線のスピードアップを図ることが可能です。

Design Compiler Graphicalは、配線混雑を軽減するためのRTL最適化を自動的に行うことができます。 Design Compiler Graphicalは混雑度に特化した最適化を実行し、混雑度を高めてしまうデザイン構造や、混雑度の高いエリアで交差する配線を最小限に抑えた配線容易性の高いネットリスト・トポロジーを生成します。配線容易性の高いネットリスト構造を的確に選択する結果、フィジカル・インプリメンテーションのよりよいスタートポイントとなるネットリストが生成でき、配置配線の時間を短縮します。

図5AはDesign Compiler Graphicalが予測したコンジェスチョン・マップです。 このマップは、デザインの配線の相対的な混雑状況を色分けして表示します。白色と赤色の集中している箇所は、混雑度の高い部分を示し、青色は混雑度の最も低い部分を表します。 図5BはIC Compilerが配置配線時に混雑度を軽減するための最適化を実行したあとのコンジェスチョン・マップです。 これらの図から明らかなように、Design Compiler Graphicalは混雑度が高いエリアをRTL合成段階で特定でき、配置配線に移った際のデザインの配線性に関する重要な情報を設計者に提供します。

図6Aは、図5Aに示したデザインの混雑度特性です。図6Bは、同じデザインに対してDesign Compiler Graphicalを使用して混雑度軽減のための最適化を実行したあとのものです。 混雑度最適化テクノロジによって合成段階で配線混雑が大幅に削減されたことがはっきりとわかります。その結果、図6Cが示すようにIC Compilerによる配置後のデザインでも、レイアウト混雑はほぼ解消されています。 このデザインでDesign Compiler Graphicalは、合成後のセルの混雑度特性を考慮することによって、配線混雑を最小限に抑えるための最適化を自動的に実行しています。

図5: Design Compiler Graphicalの結果
図5: Design Compiler Graphicalの結果

図6: Design Compiler GraphicalとIC Compilerのコンジェスチョン・マップ
図6: Design Compiler GraphicalとIC Compilerのコンジェスチョン・マップ

面積削減のテクノロジ
DC Ultraは、Gate-to-Gateにおけるモノトニック(他の最適化コストに絵悪影響を及ぼさない)エリア削減テクノロジにより、品質結果(QoR)を保ちながら平均10%の面積削減を行います。この最先端の最適化は、すべてのプロセス・ノードにおいて、設計データ(ネットリスト)の新旧や、フィジカルの情報の有無を問わず有効です。この面積削減は、再合成をすることなく、またタイミングの品質に影響を与えることなく行われ、最大の生産性をもたらします。

クロス・プロービング
RTLソースコードとその他のデザイン・ビュー(スケマティック、タイミングレポート、レイアウト・ビュー等)とのクロス・プロービングにより、設計中に起こりうる問題を速やかに発見し、ソースコード上で問題を解決することが容易になります。様々なデザイン・ビューを用いて設計の早期に問題の可能性を発見することで、デバッグと設計目標の達成を加速します。

図7: タイミングパス全体にわたるクロス・プロービング
図7: タイミングパス全体にわたるクロス・プロービング

図8: Design Compiler Graphicalによるコンジェスチョン・マップのインタラクティブな解析
図8: Design Compiler Graphicalによるコンジェスチョン・マップのインタラクティブな解析

初期段階でのフィジカル表示
図8に示すように、RTL設計者はDesign Compiler Graphicalのフィジカル・ビューアによって合成段階でデザインのレイアウト混雑度を視覚的に確認することができます。 マクロの配置やポートの位置など、フロアプランに関連する配線混雑を合成時に自動的に最適化することはできません。 このような配線混雑の問題は、フロアプランの変更によってのみ解決することができます。 Design Compiler Graphicalのフィジカル・ビューアでは、タイミング違反や配線混雑の「ホットスポット」の原因となる最適とは言えないマクロやポートの位置といったフロアプランの問題を特定し、後述するプッシュボタン方式のフロアプラン機能を使用して、配置配線前に配線混雑の問題を軽減するためにあらかじめ調整処置を施すことができます。

このインタラクティブな表示機能は、図9のように、疑わしいフィジカル・セルをコンジェスチョン・マップからネットリストへ対応してハイライト表示することもできます。 これにより設計者は、RTL合成時に問題のタイミング・パスを容易に特定して、必要な変更を実行することができます。

図9: Design Compiler Graphicalフィジカル・ビュー
図9: Design Compiler Graphicalフィジカル・ビュー

フロアプラン検討機能により、デザイン収束までの期間を短縮
従来、デザインのフロアプランの変更が必要な場合には、RTL設計者がフィジカル・デザイン設計者に依頼してフロアプランを調整し、チーム間で作業を繰り返す必要がありました。 開発期間短縮の厳しい要求に対応するため、設計者はこうしたやりとりを削減するソリューションを必要としています。 Design Compiler Graphicalでは、RTL設計者が、使い慣れた合成環境内からIC Compilerのデザインプランニング機能にアクセスすることができます。

フロアプランの特性によって生じた配線混雑やタイミング違反などの設計上の問題が見つかった場合、RTL設計者は合成環境のままでフロアプランを修正し、更新後のフロアプランに基づき再度合成を行えます。 IC Compilerのデザインプランニング・メニューが簡素化され、簡単なフロアプラン変更であればRTL設計者にも容易に実行できるようになりました。上級ユーザー向けには、充実した高度なフロアプランニング機能をフルに利用するためのオプションも用意されています。 Design Compiler GraphicalとIC Compilerのデザインプランニングの連携はユーザーにトランスペアレントであるため、セットアップやデータの転送は不要です。最適なフロアプランを作成した後は、新しいフロアプランでデザインを再合成し、保存して、以降のフィジカル・インプリメンテーションに使用できます。

図10では、マクロ間のチャネルがきわめて狭いことが原因で混雑のホットスポットが生じたデザイン・レイアウトの例をDesign Compiler Graphicalのレイアウト・ビューアが示しています。 Design Compilerの"Start Design Planning"メニュー・オプションをクリックすると(図11を参照)、IC Compilerのデザインプランニング・ウィンドウが開き、フロアプランが編集用にロードされます。 図12に示すように、RTL設計者は、簡単な操作でマクロを移動し、問題となっている狭いチャネルを削除できます。フロアプランの編集が完了したら、図13のようにフロアプランを保存し、更新後のフロアプランで再び合成を行えます。図14のコンジェスチョン・マップに示すように、更新後のフロアプランでは配線混雑が除去され、デザインをフィジカル・インプリメンテーションに移行する用意が整っています。

Design Compiler Graphicalでは、RTL設計者がフロアプランのwhat-if解析を迅速かつ効率的に行うことができるため、フィジカル・インプリメンテーションの段階で設計のやり直しなく目標のデザインを実現できます。

図10: Design Compilerで確認された配線混雑
図10: Design Compilerで確認された配線混雑

図11: IC Compilerデザインプランニングへの合成内でのアクセス
図11: IC Compilerデザインプランニングへの合成内でのアクセス

図12: 配線混雑に対処するためのフロアプランの編集
図12: 配線混雑に対処するためのフロアプランの編集

図13: フロアプランの更新の保存
図13: フロアプランの更新の保存

図14: 解消された配線混雑
図14: 解消された配線混雑

マルチコア・インフラストラクチャにより4コアで実行速度が2倍高速化
マルチコア・プロセッサ搭載のコンピュータ・プラットフォームの登場により、設計の処理能力が向上しました。 Design Compiler Graphicalはスケーラブルな構造でマルチコア・サーバを活用します。 分散並列処理とマルチスレッド並列処理の最適化された手法を利用することで、4コア・プラットフォーム上での実行速度を2倍高速化します。新しいインフラストラクチャでは、結果品質のばらつきなく実行速度のメリットを得ることができます。

マルチモード、マルチコーナー(MCMM)合成
MCMM最適化はテスト・モード、ローパワー・アクティブ・モード、スタンバイ・モードなどの多くのモードでの動作に対応するデザインに有効です。 MCMM最適化は、Unified Power Format(UPF)のパワー・インテント仕様と並び、dynamic voltage and frequency scaling(DVFS)デザインを実現するための主要な基礎技術です。

デザインのインプリメンテーションでは、そのデザインでサポートするさまざまな動作モードのすべてを考慮する必要があります。たとえば、単一ブロックがフル機能モード、ローパワー・アクティブ・モード、スタンバイ・モード、完全なシャットダウン・モードのいずれか、または全てで動作する可能性があります。 マルチモード最適化を行わない場合、一般的には、各種の動作モード、および異なる動作条件や制約のコーナーごとに順次タイミングを最適化します。 Design Compiler Graphicalのコンカレントなマルチモード最適化は、繰り返し工程の回数を減らし、マルチモード・デザインの結果達成までの期間を短縮します。

マルチコーナー最適化の大きなメリットの1つは、最適なリークパワーの結果を得られるという点です。 Design Compiler GraphicalのMCMM最適化が導入される以前には、設計者は一般にタイミング最適化と同じコーナーでリークパワー最適化を行うか、ワーストケースのタイミングとワーストケースのリークパワーのそれぞれに異なるコーナーを使用して、順次リークパワーとタイミングを最適化していました。

下の図(図15)は、65nmローパワー・プロセスのタイミングとリークパワーのコーナーのワーストケースにおける効果を示しています。電圧コーナーが高い場合(1.32V)には、デザインの性能(速度)は最高になりますが、リークパワーが最悪の数値になります。一方、電圧コーナーが低い場合(0.9V)には、リークパワーは最良の数値を示しますが、この環境条件では性能は最低です。 最適なリークパワーと性能の目標を達成するには、これらのコーナーを同時に考慮する必要があります。

さらに複雑なサブミクロン・プロセスになると、ワーストケースのリークパワー・コーナーは、VDD+10%のような一般的な高温(125C)ケースから低温使用での環境で発生するように、コーナーが逆転するように変更されます。 Design Compiler GraphicalのMCMM最適化は、これらのさまざまなプロセス・コーナーのすべてを考慮に入れ、性能への影響を最小限に抑えたうえでリークパワーが最適になる結果を導き出します。 複数のモードとコーナーを同時に最適化する機能により、フロントエンドとバックエンド間の繰り返し工程が減り、デザイン収束までの時間が短縮されます。

図15: ワーストケースのリークパワー・コーナーとタイミング・コーナー
図15: ワーストケースのリークパワー・コーナーとタイミング・コーナー

図16: Design Compiler Graphicalの入力と出力
図16: Design Compiler Graphicalの入力と出力

採用が容易
Design Compiler Graphicalは、既存のRTL合成の使用モデルとシームレスに統合できるように設計されています。 また、DC Ultraと同じセットアップ方式を採用しています。RTL設計者を対象に設計されているため、フィジカル・デザインの専門知識を必要としません。配置配線段階でどのようなデザイン特性になるかを早期に視覚化することで、RTL合成段階で豊富な情報に基づく判断が可能となり、生産性が向上します。 Design Compiler Graphicalへの入力は、下記のとおりトポグラフィカル・テクノロジを採用したDC Ultraと同じです。図16を参照してください。
  • Design RTL
  • Logical Library (db)
  • Physical Library (Milkyway™)
  • Design constraints (SDC)
  • Optional physical constraints (Floorplan)

出力は、タイミング/面積/テスト性/パワー/混雑度が最適化され、レイアウト結果が正確に予測され、フィジカル・インプリメンテーションへの用意が整ったネットリストです。 また、シノプシスの配置配線ソリューションIC Compiler用にフィジカル・ガイダンスを出力することができ、タイミングと面積の相関が5パーセント向上、IC Compilerでの配置工程が1.5倍スピードアップします。

まとめ
Design Compiler Graphicalは、RTL設計者の生産性を大幅に向上し、優れた結果品質がもたらします。 配線混雑を高精度に予測、視覚化して軽減することにより、配線が容易なネットリストを作成し、合成とフィジカル・インプリメンテーションとの間での繰り返し工程を大幅に削減します。タイミングの品質結果(QoR)を保ちながら平均10%のGate-to-Gateの面積削減を実現するテクノロジは、ネットリストの新旧を問わず有効です。Design Compiler GraphicalによりRTK設計者は、合成環境内でフロアプランを検討し、最適なフロアプランに早期に到達できます。また、微細なジオメトリの影響を正確にモデリングし、高度なフィジカル最適化手法を用いているDesign Compiler Graphicalは、IC Compiler配置配線ソリューション用のフィジカル・ガイダンスを作成することで、両ツールの相関性を高め、フィジカル・インプリメンテーションを加速することができます。 Design Compiler Graphicalは、合成結果を狂わせることなく、マルチコア・サーバで2倍の高速化を実現します。 さらに、複数のモードとコーナーにわたってデザインをコンカレントに最適化し、最適な結果を短期間で導き出します。

提供時期
Design Compiler Graphicalは現在、DC Ultraのアドオンとして提供されています。

その他の情報はwww.synopsys.com



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