DC Explorer 

設計スケジュールを短縮する設計初期段階でのRTLエクスプロレーション 

概要
DC Explorerは、設計初期段階でRTLエクスプロレーション(RTLの検討)を行うためのツールです。これにより、RTL合成のための的確なスタートポイントを生成し、デザイン・インプリメンテーション時間を短縮することができます。 DC Explorerは未完成のデザイン・データにも対応し、DC Ultra(Topographical)とのタイミング/エリアの誤差を10%以内に抑えつつ5〜10倍の速度で実行できるため、開発初期段階でインプリメンテーション結果を確認することができるようになります。 設計者は、DC Explorerにより設計の早い段階においてさまざまなデザイン構成でのwhat-if解析を効率的に実行することにより、高品質なRTLと制約の開発を加速し、短期に収束性の高いデザインフローを実行できます。 また、DC Explorerは、IC Compilerによるフィジカル・エクスプロレーションに使用できる初期段階のネットリストを生成します。 プッシュボタン方式により、IC Compilerのデザイン・プランニング機能をRTLエクスプロレーション環境内で利用できます。これにより、設計の初期段階でフロアプランの作成および修正を簡単に行うことができます。

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昨今の"ギガスケール"デザインの開発を迅速に推し進めるため、設計者はRTLおよび制約条件の完成前にwhat-if解析を迅速かつ効率的に実行して、デザイン・データの改善とインプリメンテーション・フローのための的確な入力データの作成が行えるRTLエクスプロレーション・ソリューションを必要としています。 DC Explorer(図1)は設計者が必要とするRTLエクスプロレーション性能を備えています。

図1: 高速で収束性の高い設計フローを実現する高品質のRTLと制約条件の迅速な開発を可能にするDC Explorer
図1: 高速で収束性の高い設計フローを実現する高品質のRTLと制約条件の迅速な開発を可能にするDC Explorer

DC Explorerは、設計サイクルの初期段階でのRTLエクスプロレーションにより、設計者の生産効率を高め、設計フローの下流で想定外のプロジェクト遅延が発生するリスクを軽減します。 デザインの潜在的な問題点を効率的に特定し、インプリメンテーション前に高品質なRTLおよび制約の作成が可能なため、RTL合成のための的確な入力データの作成ができます。

DC Explorerはデザイン・データが未完成の状態でも実行でき、ネットリストおよびHTMLベースのタイミング・レポートを短時間で作成します。設計者はこれらの結果を使用してデザイン制約の調整を行ったり、現時点のRTLがデザイン目標と合致する可能性があるかどうかを判断したりすることができます。 5〜10倍の高速実行およびDC Ultra(Topographical)とのタイミング/エリア誤差が平均10%以内というQoR(Quality of Results)により、設計者はデザインのトレードオフを効率的に評価し、さまざまなデザイン構成のwhat-if解析を実行することができます。 これにより的確なRTLおよび制約条件を合成に入力できるので、収束性の非常に高いインプリメンテーション・フローの運用および想定外のデザイン・イタレーション(設計やり直し)リスクの軽減が可能です。

デザイン・データが未完成の場合でも、設計者はDC Explorerを使用してデザインのミスマッチのレポートを作成することにより、インプリメント前にデータの不整合を解決することができます。 設計の制約を開発中に、DC Explorerによって生成されるネットリストをIC Compilerに入力し、初期段階のデザイン・エクスプロレーションとブロック・フィージビリティ(実現可能性)調査を行い、生産効率をさらに向上させることができます。 プッシュボタン方式により、IC Compilerのデザイン・プランニング機能をRTLエクスプロレーション環境内で利用できます。これにより、フロアプランの開発期間を短縮し、フィジカル・エクスプロレーションを迅速に行うことができます。

主な特長
  • 初期段階でのRTLエクスプロレーションでRTL合成のための的確な入力データを作成
  • 未完成のデザイン・データを使用できるため、高品質のRTLおよび制約条件の迅速な開発が可能
  • 配線混雑を合成前/後で解析、レポートし、早期にRTLへフィードバック
  • ロジックレベルを表示するヒストグラムにより、RTL解析とタイミング改善
  • RTL、スケマティック、タイミングレポート間のクロス・プロービングによる高速デバッグ
  • RTL合成と比べて5〜10倍の実行速度による効率的なwhat-if解析
  • 設計フローの早い段階で、DC Ultra(Topographical)とのタイミング、 エリアの相関が10%の精度でインプリメンテーション結果を予測
  • フィジカル制約の読み込みによりDC Ultra(Topographical)との相関性が向上(オプション機能)
  • プッシュボタン方式で利用できるIC Compilerのデザイン・プランニング機能により、フロアプランの開発とエクスプロレーションの期間を短縮
  • DC Ultraと互換性のあるスクリプトにより既存フローへの導入が容易
  • UPFをサポートし、早期のパワーインテント作成
  • マルチコア・プラットフォームのサポートにより4コアでさらに2倍のスピードアップ

デザインの早期収束に向けた初期段階のRTLエクスプロレーション
現在の大規模高密度SoCのデザイン・データは複数の開発元からもたらされる場合が多く、図2に示すように、開発の初期段階ではデザイン・ブロックおよびIPの整合性や完成度のレベルがさまざまに異なります。 これらの問題の修正には時間がかかるため、RTL合成プロセスの開始が遅れ、フローの下流段階でのデザイン・イタレーションのリスクが生じかねません。

図2: デザイン開発の初期段階ではRTLおよび制約条件が未完成なものが多い
図2: デザイン開発の初期段階ではRTLおよび制約条件が未完成なものが多い

未完成デザイン・データへの対応
DC Explorerは、未完成で不整合なデザイン・データに対応した初期段階のRTLエクスプロレーションによってこのボトルネックを回避します。 DC Explorerは、図3に挙げるようなさまざまなデザイン・ミスマッチに対応しています。 そのうちの1つ、"RTLモジュールにおけるピンの欠如"の例が図4です。この図は、ブロックにI/Oが定義されていないRTLブロックのインスタンスを示しています。

図3: DC Explorerが対応するデザイン・ミスマッチの例
図3: DC Explorerが対応するデザイン・ミスマッチの例

図4: 参照先のブロックよりもピン数が多いRTLインスタンスの例
図4: 参照先のブロックよりもピン数が多いRTLインスタンスの例

図5: DC ExplorerはRTL合成と比べて5~10倍の実行速度
図5: DC ExplorerはRTL合成と比べて5~10倍の実行速度

DC Explorerはこのような問題を検出し、デザイン・ミスマッチの一覧と詳細レポートを生成します。 設計者は、この包括的なレポートを利用してRTL合成前に修正し、"クリーン"なRTLをスピーディーに作成することができます。 データが未完成または不完全な場合でも、DC Explorerはデザインおよびスクリプトの全体をノンストップ実行し、ミスマッチの解決、浮き論理の固定をし、RTL完成前のフィジカル検証に使用できるネットリストの生成によって、デザイン・インテントを維持します。

配線混雑を合成前/後で解析
DC Explorerは、後に配線混雑を引き起こす可能性のあるRTL構造を解析し、レポートします。デザインサイクルの早期段階でこの情報にアクセスできることで、設計者は合成実行前にRTLを改善することができます。DC Explorerはまた、合成後にも配線混雑を特定し、レポートします。RLTに起因する配線混雑の問題の多くは、混雑軽減の最適化テクノロジをもつDesign Compiler Graphicalを用いることで軽減できます。

RTL解析とクロス・プロービング
RTL解析機能では、デザインのタイミング実現性を早期にフィードバックするための手段の一つとして、パスおよびライブラリ解析に基づき算出した、タイミング収束可能なロジック・レベルを基準に色分けされたヒストグラムを用いることができます。色分けの仕様はユーザ設定可能です。図6をご参照ください。ロジック・レベル・ヒストグラムでクロス・プロービングを使用した早期解析では、潜在的タイミング問題に対しRTLの変更、フロアプランの修正、制約の追加など、問題解決のために必要な変更を容易に理解することができます。

RTLソースコードと、スケマティック、タイミングレポート、ヒストグラム、配線混雑、レイアウトビューなどその他のデザインビューとのクロスプロービングを行うことで、タイミングと配線混雑の可能性を早期に検証し、高品質のRTLおよび制約作成を加速します。図7をご参照ください。

図6: 高品質なデザインデータのためのロジック階層のヒストグラム
図6: タイミングパスのすべての面にわたるクロス・プロービング

設計初期段階でのフィジカル・デザイン検証のためのネットリストとプッシュボタン方式で実行できるフロアプランニング
DC Explorerでは、RTL完成前にDDCまたはASCII(Verilog)形式の利便性の高いネットリストが生成されるので、設計者はフローの早い段階でIC Compilerによるフロアプラン・オプションの検討、初期フロアプラン・パーティションの作成、デザインの物理的フィージビリティの評価を行うことができます。 RTL設計者は、使い慣れたDesign Visionレイアウト・ビューワからIC Compilerのデザインプランニング機能を利用して、フロアプランの作成や修正、フィジカル制約の読み込みをRTLエクスプロレーション環境のままで簡単に行うことができます(図7-8)。

図7: すべてのタイミングパスにわたるクロス・プロービング
図7: すべてのタイミングパスにわたるクロス・プロービング

図8: フロアプランの修正をDC Explorerに読み込むことでDC Ultra(Topographical)とのタイミング相関性が向上
図8: フロアプランの修正をDC Explorerに読み込むことでDC Ultra(Topographical)とのタイミング相関性が向上

合成と同じフロアプランを使用して、DC ExplorerとDC Ultra(Topographical)との高いタイミング相関性を確保します。

効率的なwhat-if 解析
図9に示すように、DC ExplorerはRTL合成と比べて5〜10倍高速でタイミング、面積、リークパワー(%LVT)、ダイナミックパワー(クロック・ゲーティング)の最適化を実行します。 大規模デザインを非常に高速で実行できるため(図10)、効率的なwhat-if解析によってRTLと制約を評価し、デザインのタイミング/面積/消費電力目標が満たされる可能性があるかどうかを判断することができます。 設計者は出力結果に基づき、デザインのインプリメンテーションを開始する前に、レイテンシー調整とタイミング改善のためのパイプライン・ステージの追加などの必要な変更を行うことができます。

図9: DC ExplorerはRTL合成と比べて5〜10倍高速
図9: DC ExplorerはRTL合成と比べて5〜10倍高速

図10: DC Explorerの高速実行により、大規模デザインに対しても1日につき複数回の再試行が可能
図10: DC Explorerの高速実行により、大規模デザインに対しても1日につき複数回の再試行が可能

図11: DC ExplorerはDC Ultra(Topographical)とのタイミング誤差が10%以内
図11: DC ExplorerはDC Ultra(Topographical)とのタイミング誤差が10%以内

図12: DC ExplorerはDC Ultra(Topographical)とのエリア誤差が10%以内
図12: DC ExplorerはDC Ultra(Topographical)とのエリア誤差が10%以内

設計の早い段階でインプリメンテーション結果を確認
DC Explorerでは、DC Ultra(Topographical)とのタイミング、エリアの相関が10%以内という高い平均QoRで(図11-12)、早い段階からインプリメンテーション結果を確認することができます。 図13に示すような操作性の高いHTML形式のタイミング・レポートが生成されるので、設計者はこれを使用して、RTL合成の前に実現不可能なタイミングパスを確認し、RTLおよびタイミング制約を修正することができます。

たとえば、ワースト・ネガティブ・スラックによってタイミングパスをソートすると、最も重大なタイミングの問題を即座に検出することができます。 フォルス・パス、マルチサイクル・パス、入力から出力の最大遅延、入力/出力遅延の詳細も簡単に指定できます(図11)。 以降の解析に使用する制約がボタンクリック1つで生成されます。 重大なタイミングの問題がインプリメンテーション・フェーズで発生する前に確認され、修正されることにより、設計フローの下流での時間が大幅に短縮されます。

導入の容易性
DC ExplorerはDesign Compilerと互換性のあるスクリプトを使用するため、既存の合成フローへ迅速に組み込むことができます。 修正や調整を行わずにDC Ultra合成スクリプトを直接実行することが可能です。 さらに、DC Explorerの階層フローのサポートもDC Ultraと一貫性があります。 図14に示すDC Explorerの入力は、デザインRTLと論理ライブラリ(db)とデザイン制約(SDC)です。 フロアプラン制約と物理ライブラリはオプションです。 Milkyway™物理ライブラリを入力として使用した場合、DC Explorerは物理ライブラリと論理ライブラリのミスマッチをレポートすることができます。

図13: DC Explorerはデザイン・フィージビリティに関するフィードバックを加速するHTMLタイミング・レポートを生成
図13: DC Explorerはデザイン・フィージビリティに関するフィードバックを加速するHTMLタイミング・レポートを生成

図14: DC Explorerの入力と出力
図14: DC Explorerの入力と出力

マルチコア・インフラストラクチャにより4コアで実行速度が2倍高速化
マルチコア・プロセッサ搭載のコンピュータ・プラットフォームの登場により、設計の処理能力が向上しました。 DC Explorerは、マルチコア・サーバを利用して4コア・プラットフォームで2倍の実行速度を実現しています。