IC Validator 

 

概要
IC Validatorは、最先端プロセスノードの"インデザイン"フィジカル検証に対応するサインオフDRC/LVSツールです。 優れた拡張性、フィジカル設計者が必要とする使い易さ、ランセット開発を容易にする優れたプログラマブル環境を備えています。

IC Validatorの高性能なDRCとLVSフィジカル検証エンジンは、複数のCPUコア間のほぼ直線的なスケーラビリティにより、検証期間を大幅に短縮します。さらに、プログラマブルな電気的ルールチェックであるExtended Electrical Rule Checking (EERC)が信頼性検証を可能にします。

IC Validatorは、"インデザイン"検証を行うためにIC Compiler IIとシームレスに統合されています。サインオフ精度の解析と自動修正を独立的に実現することで、インプリメーテーション環境内で、製造に向けたデザイン収束を加速します。

IC Validatorは、フィジカル・サインオフとして主要ファウンドリやIDMにより完全に認証され、シリコン実績があります。

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主な特長

開発期間の短縮
現在のフィジカル設計に対する一般的なアプローチは、インプリメンテーションの後に検証を行うという手法ですが、この手法では設計工程とサインオフ検証工程との間で時間のかかる繰り返し処理を何度も行わなければなりません。 このような煩わしいフローになる原因は、デザイン・インプリメンテーションの段階でサインオフ品質のフィジカル検証を行うことができない点にあります。 40nm以下のテクノロジ・ノードでは、インプリメントの後に検証を行うというフローでは時間がかかり、またレイアウトを修正することによって面積、タイミング、パワーなどの主要設計メトリクスが変化する可能性があり、収束が複雑になります。さらに20nm以降では、ダブルパターニング準拠という新しい問題が導入され、今までになかった負担が加わりました。


IC Validatorフィジカル検証ソリューション

IC Validatorは、サインオフレベルの"インデザイン"フィジカル検証を最高の能力で実行できるように開発されています。IC Compiler IIとリンクすることで、時間のかかるレイアウト・データの変換を強要されることなく、サインオフに必要なすべてのフィジカル検証の制約を設計段階に取り込むことができます。 "インデザイン"フィジカル検証を行うことにより、設計工程のかなり早い段階でDRC問題を特定できるため、テープアウト間近の最終段階で発生する不測のリスクを軽減もしくは回避することができます。 さらに、"インデザイン"検証を使用することにより、レイアウトの任意の階層/ルール/領域だけをインクリメンタルに検証することもできるため、設計完了までの全体的な期間を短縮することが可能です。 検証段階で検出された設計ルールエラーは、設計全体のタイミングや面積との相互関係を考慮しながら自動的に修正されるので、修正による影響を最小限に留めることができます。 さらに、メタルフィルのような普通フィジカル検証の過程で実行される最終工程の作業も、同様に管理されます。 IC Compiler IIと共に使用することにより、IC Validatorの"インデザイン"フローは処理速度を大幅に加速し、サインオフ品質のタイミングドリブン・メタルフィル、さらにダブル/トリプル/クアッド・パターニングのカラー分解を設計工程で検証することにより、最終工程の繰り返し処理を劇的に削減します。

優れた処理能力と拡張性
フィジカル検証作業は、新しいプロセス・ノードでますます複雑になっており、20nm以下のプロセス・ノードでは更に複雑化しています。 IC Validatorは、このような最先端プロセス・ノードでのフィジカル検証に求められるキャパシティや性能条件に対応するため、使用可能なハードウェアを効率良く活用できる高度なスケーラビリティを追及して開発されています。

マルチスレッディング: IC Validatorのマルチスレッディング手法は、最新のマルチコアCPUの活用により実行時間を大幅に短縮します。

スケーラビリティ: IC Validatorは、ネットワーク分散処理を行うことにより、検証速度がほぼ直線的に向上するスケーラビリティを備えています。64-CPUのネットワーク環境で、検証速度が40倍向上し、あらゆるフィジカル検証作業を一晩で完了させることができます。

オンデマンド・ロード・バランス: インテリジェントなジョブ分散により、すべてのコアを等しく活用し、ジョブ全体の完了時間を最小限にします。

メモリーを考慮したスケジューリング: IC Validatorのスケジュラーが、どのコンピュータのメモリ容量も超えないように処理を分散します。これにより、メモリーが限界に来たときに起こるページングと、それによる遅延を避けることができます。

図1: IC Validatorのスケーラビリティが64コアまで拡張
図1: IC Validatorのスケーラビリティが64コアまで拡張

"インデザイン"フィジカル検証により生産性を向上

DRCエラーの自動修正 (ADR)
IC Compiler IIとシームレスに統合することにより、IC Validatorは革新的なレイアウト自動修正のためのインターフェイスとして機能し、ダブルパターニングのカラーリングエラーを含むDRCエラーを特定し、自動修正を開始します。 この修正はIC Compiler IIに適用され、DRCとPDTに関するエラーを軽減してIC Validatorで検証されます。この"インデザイン"統合が、設計工程全体にわたってホットスポットのない設計を可能にし、さらに解析ツールにおける繰り返し作業の必要をなくします。ADRのこの緊密な検出/修正のループにより、エラーの迅速な検出と修正が可能になり、設計者の作業を最小化し、テープアウトまでの時間を短縮することができます。(図2参照)

図2: IC Compiler IIのGUIがIC ValidatorによるサインオフDRCコマンドを表示
図2: IC Compiler IIのGUIがIC ValidatorによるサインオフDRCコマンドを表示

階層ベース/ルール・ベース/エリア・ベースでインクリメンタル検証
IC ValidatorとIC Compiler IIの統合によって可能となった高機能なインクリメンタルフローは、検証が必要な任意の階層/ルール/設計エリアに特化して検証を行い、不要な検査を排除して、フィジカル検証時間を加速させます。IC Compiler/IC Compiler IIとIC Validatorは緊密に統合されているため、DRCチェック、パターンマッチング、メタルフィル挿入の対象となるルール/階層/領域サイズをユーザが迅速に選択できる強力なツールダイアログを備え、複雑な作業は必要ありません。自動的に検証範囲を制限できることにより、設計サイクルの早い段階でより多くの検証を実行することができ、サインオフ検証の段階でのフルチップ検証の回数を大幅に減らすことができます。(図3参照)


図3: 領域重視のサインオフDRC解析
ハイライトされた領域のみが解析の対象として選択されている。

インクリメンタル検証は、通常設計の非常に小さな部分に影響を与えるECOの検証において、特に重要です。 従来のフローでは、特定の領域や階層のみに変更を加えた場合でもフルチップ検証が実行されるため、貴重な検証時間が無駄になる場合があります。 "インデザイン"フローでは、ECOの影響を受ける階層や領域のみに対して検証が行われるため、検証時間を削減することができます。 その結果、検証を大幅に高速化できます。

タイミングを考慮したメタルフィル
先端ノードでは、製造製を確保し歩留まりを上げるためにメタルフィル挿入が不可欠です。しかし、行き過ぎたメタルフィルはカップリング・キャパシタンスを蓄積させ、タイミングに悪影響を与え、予測できない設計の繰り返しを招きます。IC Validatorの "インデザイン"テクノロジは、タイミングを考慮してこのような問題を避けるシングルパスのメタルフィル実行を行います。IC Validatorの革新的な対象特化のメタルフィルとあわせて、タイミング・ドリブン・メタルフィルは、タイミングと混雑度のバランスを最適に保つことができるため、メタルフィル解析を繰り返すことなく、一回の解析で終わらせることができます。また、20nm以下の設計では、タイミングを考慮したトラックベース・フィルがフィルの密度を高めると共に、フィル密度とタイミングへの影響のバランスを容易にコントロールすることができます。

エラーの可視化
効率的なフィジカル検証を維持するためには、迅速な可視化やエラー修正はフィジカル検証の高速化と同じくらい重要です。 IC Validatorには、可視化ツールであるIC Validator VUEが搭載されています。IC Validator VUEは、エラーのナビゲーションや優先順位付けを行う使い易く高機能なシステムで、DRCやLVSの問題、ダブル/トリプル/クアッドパターニングの不一致、製造上不可能なパターンなどを効率的に確認し修正します。 レイアウト・エンジニアはIC Validator VUEを使用して、IC Compiler II環境はもちろん、他の広く使用されているレイアウト・エディタでも、迅速かつ容易にフィジカル検証エラーを精査することができます。 IC Validator VUEは、フィジカル検証エンジニアの生産性を向上させます。

パターンマッチング
IC Validatorのパターンマッチングは、IC Validatorのルールベース・サインオフ・エンジンを、パターンドリブン検証用に効率的に拡張したものです。この機能は、問題あるレイアウトパターンのライブラリに設計を照らし合わせることによって、製造に影響するホットスポットを迅速に検出、かつ自動的に修正することを可能にします。特許取得済みのIC Validatorのパターンマッチング・テクノロジを使えば、複雑なルールを作成する必要がなく、パターン毎の実行速度に与える影響はほぼゼロです。製造上の準拠を満たすまでにかかる時間を大幅にスピードアップします。

20nm以下のDRC、LVSサインオフに対応

ファウンドリ認証
幅広いファウンドリ認証は、フィジカル検証ソリューションの成功には必須の要素です。 IC Validatorは、主流および最先端の従来のテクノロジに加え、FinFETおよびSOIにも対応し、主要ファウンドリに認証、使用されています。

レイアウトとスケマティックの比較(LVS)
IC Validator LVSは、主要ファウンドリで認証されており、包括的な検証およびデバッグ環境を提供します。LVSソリューションのもっとも重要な側面はパワーとそのデバッグ環境です。IC ValidatorのVUEとShortfinderツールにより、テキスト・レベルのショートのようなエラーを迅速かつ容易に特定し、高速に修正/再検証をすることができます。VUEはレイアウト/スケマティック間のクロスプローブのグラフィカルな表示と、エラーマネージメント・システムを併せ持った環境です。IC Validator LVSのデバイス抽出機能は、デバイスパラメターが近隣のデバイスからLDE (Layout Dependent Effects)の影響を受けるような最先端のテクノロジをサポートします。

対象特化のメタルフィル
IC Validatorの対象特化メタルフィルのテクノロジは、最適な場所に最適な形状を挿入するもので、たとえ丸いマクロでも優れた平面性とフィル密度の均一性を提供する、タイルベースのパラメトリックなメタルフィル・エンジンです。この自動修正型のアプローチは、従来のインタラクティブ型のメタルフィル/解析フロー代わるもので、歩留まりを向上し、設計時間をスピードアップします。

ダブル/トリプル/クアッド・パターニング
20nm以下の製造には通常、二つのレイアウトパターンを重ねるダブルパターニング(DPT)が必要となります。IC Validatorは、主要IDMとの協力で開発されたダブルパターニングの包括的なサポートを提供します。IC Validatorは、柔軟なDPTルールに基づいたネイティブなカラーリング(パターン分解)エンジンを持ち、スティッチング・ルールなどの高度な機能をサポートします。"インデザイン"テクノロジにより、IC Validatorはパターン分解のチェックをサインオフ精度で行うだけでなく、DPTの不一致を自動的に修正します。(図4参照)

図4: 20nm以下で重要なサインオフ品質のダブル/トリプル/クアッド・パターニング検証と修正
図4: 20nm以下で重要なサインオフ品質のダブル/トリプル/クアッド・パターニング検証と修正

方程式ベース、およびプロパティベースのチェック
電圧ドメインのチェックなどの新しいファウンドリ・ルールは、ある幾何学的な形状に結びついた特定のプロパティに依っています。IC Validatorは、単に形状を厳密に検証するだけでなく、プロパティごとに柔軟に効率よくチェックするメカニズムを備え、フィジカル検証をさらに強化します。

その他のファウンドリ・ルールには、位置を特定されたポリゴンを含めたり、機能を正確に記述することが必要になるものがあります。IC Validatorは、方程式ベースの幾何学的特性を正確に計算する優れたプログラム性を備えています。例えば、重要な箇所では従来のビニングはおおざっぱすぎるかもしれず、そのような場合、継続的な方程式ベースの検証がより正確です。

柔軟なエラー・レポート
IC ValidatorのDRC処理やレポート機能では、DRC免除をカスタムで行ったり、DRCエラーの分類を迅速に実行することができます。DRCエラーは、DRCジョブを実行している間に確認することができます。 このアプローチは、デバッグと実行を並行して行うため、テープアウトまでの期間を短縮することができます。

StarRC™との統合
IC Validator LVSは、シノプシスStarRC™寄生抽出ツールと効率的に連動しています。IC Validatorは、エンド・ツー・エンドの階層的寄生抽出をサポートし、デザインが物理的にフラット化することを最低限に抑えます。また、シングルパス・フローによって抽出を簡素化し、前世代のツールのように抽出を二度行うフローに比べ、大幅な速度向上を実現します。

Galaxy Custom Compiler™との統合
IC Validatorは、シノプシスのフルカスタム・ソリューションであるCustom Compilerと連動し、DRCとLVS機能が緊密に統合されたカスタム・デザインフローを実現します。 IC ValidatorとCustom Compilerは、どちらもOpenAccessデータベースを完全にサポートしています。 さらに、Custom CompilerはVUEエラー・ナビゲータと統合されているため、DRCやLVSの問題点を迅速にデバッグすることができます。

信頼性検証
IC Validatorは包括的なフィジカル検証プラットフォームであるだけでなく、信頼性検証のプラットフォームでもあります。プログラマブルな電気的ルールチェックであるExtended Electrical Rule Checking (EERC)が信頼性検証を可能にします。IC ValidatorのEERCは、ネットリストのみを必要とする問題点のチェック(Netlist Domain Checks: NDC)、またネットリストとレイアウト形状両者の組み合わせを必要とする問題点のチェック(Mixed Mode Checks: MMC)、また電流密度とポイントツーポイントの抵抗のチェック(CDC / P2P)を全て行う機能をもつ、信頼性ソリューションです。

IC ValidatorのプログラマブルなEERCでは、広く親しまれている強力なスクリプト言語であるPythonを利用でき、確実で容易なルール作成を可能にしています。プログラマブルなEERCのおかげで、これまで手間のかかるエラーを招きやすい手仕事であった電気的ルールチェックが、高速で自動化された信頼性検証へと飛躍しました。