IC Compiler - 配置配線ツール 

包括的な配置配線システム 

概要
IC Compilerは業界をリードする包括的な配置配線システムです。 高いデザイン収束能力を持つ統合チップレベル・フィジカル・インプリメンテーション・ツールで、フラット/階層デザイン・プランニング、配置、クロックツリー合成、配線と最適化、DFM、ローパワーの機能を備えており、あらゆるプロセス・ノードで高度なデザインも遅滞なく実現することが可能です。

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  • IC Compilerは、実績あるプロセス・テクノロジ・ノードと新世代プロセス・テクノロジ・ノードの両方の設計に対応する業界をリードする配置配線システムです。

  • フロー全体に渡るマルチコアのサポートにより、生産性向上を実現します。 コンカレント・クロック/データ(CCD)とクロック・コンカレント最適化、PrimeTimeのフィジカルを考慮したECO(PT-ECO)ガイダンスとフィジカル設計への影響を最小限に抑えたインプリメンテーション、業界標準のIEEE 1801 UPF(Unified Power Format)などの新しいテクノロジを活用することにより、大規模で複雑なデザインや厳しいプロジェクト・スケジュールにも対応できます。

  • IC Compilerの階層設計テクノロジを活用して高性能なデザイン・プランニングと初期段階でのチップレベルのデザイン検討・解析機能を実現し、大規模で複雑なデザインに対応することができます。

  • IC Compilerはダイ・サイズの縮小と結果予測性の高いデザイン収束による設計コスト削減を実現します。

  • Zrouteデジタル配線テクノロジを搭載したIC Compilerは、先進の配線アルゴリズムとコンカレントDFM最適化、マルチスレッディングを利用してDFMの向上とTATの短縮を実現します。

  • IC Compilerの"インデザイン"テクノロジとIC ValidatorサインオフDRC/メタルフィル・ソリューションとのシームレスな統合によって、インプリメンテーション段階での製造コンプライアンスの課題の緩和と早期サインオフ収束を可能にします。

  • IC CompilerはGalaxy™デザイン・プラットフォームの基礎として、業界標準のサインオフ・ソリューション(PrimeTime® SIおよびStarRC™)との高い相関性を持ち、Design Compiler® Graphicalとも有機的にリンクしています。

図1: シノプシスGalaxyデザイン・プラットフォーム - 配置配線システム
図1: シノプシスGalaxyデザイン・プラットフォーム

主な特長
IC Compilerは、主流および先進の設計に必要とされるすべてのテクノロジを、現在利用されている実績あるノード(0.35μm、0.25μm、180nm、130nm、90nm、65nm、45nmなど)から最新の新世代プロセス・ノード(20nm以下)にわたるあらゆるプロセス・ノードで提供します。 IC Compilerは業界をリードするフィジカル・インプリメンテーション・ツールであり、Design Compiler Graphical®、PrimeTime SI、StarRC、IC Validator、Custom Designer、Galaxy Custom Router、PrimeRailと相乗効果を最大にする形でリンクしています。 こうしたリンクに加え、IC CompilerはDesign Compiler Graphical、PrimeTime SI、StarRCとテクノロジを共有し、高い相関性を持つことにより、設計から最終的なサインオフまでの工程の迅速でモノトニックな進行を可能にします。 さらに、IC Compilerの"インデザイン"テクノロジにより、IC Validatorテクノロジと高精度なファウンドリ・ランセットを用いてフィジカル検証・修正にかかる時間を短縮できます。

IC Compilerはフィジカル設計の4つの主要カテゴリ( 結果品質、TAT、使いやすさ、設計コスト)においてメリットがあります。

結果品質
IC Compilerデジタル・インプリメンテーション・システムの革新的なマルチコーナー・マルチモード(MCMM)テクノロジおよび多電源電圧(MV)テクノロジは、タイミング、面積、パワー、シグナル・インテグリティ、配線容易性、ロバスト性、製造性といったあらゆるコスト要因の観点から測定したQoRの向上を実現します。

  • フィジカル・データパス: フィジカル・データパス・テクノロジでは、設計者がセル・インスタンスの行と列の相対位置の制約を指定することによって通常の配置構造を作成します。 図2は、フィジカル・データパスの利点を強調して示しています。 ユーザー制御のデータ要素配列パッキングによりタイミングと配線の予測性が向上します。 フィジカル・データパスを利用することによって、消費電力とダイ面積も削減できます。
  • 図2: 消費電力を削減し、配線容易性を向上させるフィジカル・データパス
    図2: 消費電力を削減し、配線容易性を向上させるフィジカル・データパス

  • TIO: トランスペアレント・インターフェイス最適化(TIO)は、コンカレント最適化を目標としてトップレベルおよびブロック・インターフェイスレベルの両方でパスを完全に可視化します。 TIOでは、パス全体を考慮するため、フロアプランがフルアバットメントあるいはアバットメントに近い場合でも、デザイン収束までのモノトニックな進行を実現します。 ブロックの自動更新をマルチコアで処理して分散すれば、タイミング収束までの期間をさらに短縮できます。
  • CCD: クロックのコンカレントな最適化テクノロジであるコンカレント・クロック/データ(CCD)は、高度な設計や複雑なクロック・アーキテクチャにおいて最高水準のQoRを実現します。 CCDテクノロジは高速プロセッサおよびSoCを実現する重要な要素です。 カテゴリ分けされたタイミング・レポート(図3)により、クロック・タイミングの解析とデバッグにかかる時間が大幅に短縮されます。 カテゴリ分けされたタイミング・レポートはレイアウトと相互に連携し、問題の解決を容易にします。
  • 図3: カテゴリ分けされたタイミング・レポート
    図3: カテゴリ分けされたタイミング・レポート

  • メッシュ・テクノロジ: IC Compiler CTSは、業界随一の包括的な自動メッシュ分割ソリューションです。 クロック・メッシュは最適なタイミングとばらつき耐性を実現し、ハイブリッド・メッシュ手法であるマルチソースCTSは従来のCTSのメリットである使いやすさおよびローパワーと、クロック・メッシュの周波数およびロバスト性とのバランスを取ります。

  • ARMコア: IC Compilerは、高性能ARMコアのテープアウトで利用されている最適なソリューションです。 クロック・メッシュ、CCD、フィジカル・データパス、階層デザイン・プランニング、マルチパワー・ドメイン、配線ベースの最適化、MCMM、Zroute、UPF、Minimum Physical Impact(MPI)ECOなどの幅広い主要テクノロジを利用して性能、消費電力、面積(PPA)の目標を達成できます。

TAT
IC Compilerは結果達成までの最短パスを提供します。 これは、最高水準のエンジン、マルチコアのサポート、高性能なデザイン・プランニング機能、すべての設計段階を通じて達成されるサインオフ精度での早期のデザイン収束により実現されます。
  • データ・フロー解析: デザイン・プランニングの段階でのデータ・フロー解析(DFA)により、大規模なブロックが主体となるデザインにおいて短時間で最適なブロック配置を行うことが可能になります。 データ・フローを可視化して、ブロックの配置位置や向きなどを調整することによりパスの長さを短縮し、デザイン・プランニングに要する期間の短縮とタイミング・バジェットの品質向上を可能にします。 データ・フロー解析による接続状態の可視化の例を図4に示します。

  • 図4: データ・フロー解析によるデザイン接続状態の可視化
    図4: データ・フロー解析によるデザイン接続状態の可視化

  • MPI-ECO: Minimum Physical Impact(MPI)テクノロジにより、後工程でのECOによるテープアウトの遅延を削減できます。 MCMMと多電源電圧MPIは、PrimeTimeサインオフECOガイダンスを活用してECOセルを配置し、既存のレイアウトの阻害を最小限に抑え、既存の配線セグメントをできるだけ多く再利用して、ECOの精度向上とTATの短縮を実現します。

  • Zroute: IC CompilerのZrouteデジタル配線テクノロジは、先進のデジタル配線アルゴリズムとマルチスレッディング機能によりマルチコア・コンピュータ・プラットフォームを活用してTATの大幅な短縮を実現します。 Zrouteの最新アーキテクチャには、リソグラフィ・フレンドリな配線や製造上の問題回避を可能にするネイティブ・ソフトルールなど、先端の配線テクノロジが組み込まれています。 コンカレントDFM最適化手法の採用により、Zrouteは製造ルールの影響、タイミング、冗長ビア、タイミングといった設計目標を同時に考慮することで、最高水準のQoRと製造性向上を実現します。

使いやすさ
直観的なコマンドを備えたIC Compilerは使いやすく、最高の結果を容易に実現します。
  • GUIによる可視化: IC CompilerのGUIはユーザー・フレンドリで使いやすい機能を備えており、あらゆる設計段階における問題解決を可能にします。 また、このGUIでは、高速な解析、表示、デバッグおよび修正作業が可能です。 高性能なエラー・ブラウザにより、残った少数のDRCに必要な手作業を簡素化して作業時間を短縮することができます。

  • Lynx: Lynx Design Systemは単体製品ですが、IC Compilerのユーザーに広く利用され、設計者にそのままで使用できる実績あるフローを提供します。 Lynxユーザーは、実績あるノードから最新の新世代ノードに至るまで、目的のテクノロジ・ノードに応じてデザインごとに設計フローをカスタマイズできます。 Lynxは、フロー・カスタマイズによる意思決定支援機能、およびフロー・メトリクスとプロジェクト可視化機能を提供するコックピットを備えています。 Lynxは、フローの開発・保守コストの削減、リソースの解放による製品差別化を実現します。
  • Golden UPF: Design CompilerおよびIC CompilerにおけるUPFのハンドリングが容易となります。 業界標準のUPFファイルはフロー全体を通じて不変です。 自動のネームマッピング・テクノロジにより、UPF側のファイル要件が軽減されます。
  • 3DICとフリップ・チップ配線: 再設計された45度フリップ・チップ配線により、IC Compiler環境でRDLバンプ、インターポーザ、最終工程の配線が可能になります。

設計コスト
IC Compilerでは、さまざまな手法を用いて、タイミング、パワー、面積、配線容易性、歩留まりの目標を達成することができます。 これは設計コストの削減と設計結果予測性の向上につながります。
  • 相関性と一貫性のチェック、修正機能: IC Compilerのタイミング結果はPrimeTimeとの緊密な相関性があります。 一貫性チェッカは設定の相違を報告し、修正機能はPrimeTime環境とIC Compiler環境の両方の設定を修正して推奨設定にリセットし、相関を最適化します。

  • MCMM: コンカレントなMCMMに対応した配置、クロックツリー合成、配線、最適化は、複数のモードやコーナーを含む大規模で複雑なチップのTATを劇的に削減します。 タイミング、面積、パワー、シグナル・インテグリティ、配線容易性、歩留まりといったコスト要因を全シナリオに渡り同時測定し、インテリジェントに最適化を実行します。 IC CompilerのMCMMソリューションにより、一般にデザイン・フローの後工程で見られるような作業の繰り返しを回避できます。

  • 製造性の考慮: IC Compilerは、歩留まりと製造性の最適化が可能な唯一の完全なソリューションです。 コンカレントDFM最適化はシングル・ビアの残数とクリティカル・エリアを削減することにより、タイミングのQoRを満たし、歩留まりを向上させます。

  • テスト容易化設計: IC CompilerはシノプシスのGalaxyインプリメンテーション・プラットフォームのツールとして、包括的なテスト自動化ソリューションを提供し、SoC設計者が最短かつ最も効果的な方法で高品質な製造テストと実シリコンを実現することを可能にします。 IC Compilerは、フィジカル設計を考慮したタイミングドリブンのスキャンチェーン・リパーティショニング/リオーダリングを実行します。 完全に統合されたDFT MAX™のテスト圧縮/合成技術が、デザインのテスト・カバレッジ、機能、タイミング、およびパワーに影響を及ぼすことなく、高い圧縮率を達成します。

  • 20nm以下の実現: IC Compiler AGパッケージにより、IC Compilerに20nmと16nmの新世代プロセス・テクノロジのサポートが追加されます。

    • ダブル・パターニング以降: 20nm以下の設計で使用されるダブル・パターニング(DPT)またはマルチ・パターニングでは、現在のリソグラフィ機器で集積回路を適切に製造するために2つ以上のマスクが必要です。 シノプシスの培ってきたTCADテクノロジの知識が、IC Compilerテクノロジの次世代プロセス・ノード対応を大きく助け、成熟させました。 IC CompilerはDPTクリーン・レイアウトを作成します。 さらに、IC Compiler、およびIC Validatorによる"インデザイン"フィジカル検証により、マルチ・パターニング収束ソリューションの作業期間を短縮できます。

    • 新しいルールのサポート: 初期の、包括的な新しいプロセス・ルールのサポートは、Zrouteデジタル配線テクノロジを搭載したIC Compilerをファウンドリが使用して新しいプロセスを開発することによって確保されます。 革新的なソフトルールのサポートにより、重要性の低い状況でルールを緩和することが可能になり、難度の高い設計においても迅速で効率的な配線収束を実現できます。

    • FinFETのサポート: 包括的なFinFETのサポートも、シノプシスと業界をリードするファウンドリとの協業による早期の共同開発にメリットをもたらします。 IC Compilerは、フィジカル設計の全段階でFinFETの使用を完全にサポートします。

機能
  • マルチコアのサポートにより、主流のシリコン・テクノロジで高い設計スループットを実現
  • 新世代のシリコン・テクノロジでも高い性能を実現
  • タイミング、面積、パワー、シグナル・インテグリティ、配線容易性、製造性の目標値を満たす包括的な最適化機能
  • インプリメンテーション工程における高い結果予測性
  • シングル・タイマー
  • 最高のQoRとTTR(結果達成までの期間)の達成を可能にする完全なNetlist-to-GDSIIソリューション
QoR
  • フロー全体を通じて共通のエンジン
  • シングル・タイマー
  • タイミング、面積、テスト容易性、パワー、配線容易性、製造性において最高のQoRを保証する革新的な最適化機能
  • レイヤを考慮した最適化
  • マルチソースCTSにより、スキューの向上とOCV/パワーの削減を実現
  • 強力なクロック・メッシュ・テクノロジによる厳密なスキュー管理
  • 優れたQoRと予測性を実現し、高速デザインにおけるデータパスを効果的に管理
  • クロック・メッシュのサポートにより、先端ノードでのクロックのばらつきに対応
TAT
  • インプリメンテーション・フロー全体に渡るMCMMの同時最適化
  • シノプシス・フィジカル・ガイダンス(SPG)の利用によるDesign Compiler Graphicalとの高い相関性
  • フィジカル・データパス機能により構造化ロジック、ICG、クラスタのインプリメンテーションの生産性を劇的に向上させ、タイミング、面積、パワーの結果を予測
  • Transparent Interface Optimization(TIO)により最上位レベルの収束までの期間を短縮
  • すべての設計段階を通した強力なクロストーク解析フローを提供し、クロストーク違反の検出、修正を実行
  • インテリジェントなMCMM、MVに対応したPrimeTime-SIのガイダンスによりECOフローの期間を短縮し、サインオフをスピードアップ
  • フィジカルを考慮したECOガイダンスとMinimum Physical Impact(MPI)によりECOフローの期間を短縮
ローパワー
  • フロー全体を通じてUPF(IEEE 1801 UPF標準)をサポート
  • デザイン・プランニング、論理合成、配置、クロックツリー合成、配線、チップ・フィニッシング、ECOの各段階で多電源設計をサポート
  • 先進のアルゴリズムによる高品質なダイナミック・パワー、リーク・パワー最適化を実現
  • ローパワー配置テクノロジにより、レジスタをグループ化してダイナミック・パワーを削減
  • クロックツリー合成(CTS)時の複雑なクロック・ゲーティングをサポート
  • ローパワー、シグナル・インテグリティを考慮したCTS
  • 信号のエレクトロマイグレーション解析、修正によりデザインの信頼性を大幅に向上
  • PrimeRailとIC Compilerを使用した”インデザイン”スタティック・レール解析/EM解析により、設計生産性が向上
サインオフ
  • ゴールデン・サインオフ・ソリューション、 PrimeTime SIおよびStarRCの解析結果との高い相関性
  • Arnoldi、OCV、CRPR、CCS、共通のセル遅延計算、SDC制約条件など、PrimeTimeとのインフラストラクチャとテクノロジの共有により相関性を保証
  • クロックとデータのAOCV(Advanced On-Chip Variation)をサポートし、TTR(結果達成までの期間)の向上と過剰なマージンの削減を実現
  • パラメトリック・オンチップ・バリエーション(POCV)をサポートし、悲観性をグラフベースからパスベースに軽減
  • IC ValidatorとIC Compilerを利用した"インデザイン"フィジカル検証により、最適なメタルフィルとサインオフ品質のDRCチェックをデザイン段階で実現
使いやすさ
  • 全体を通じてTclをサポート
  • 先進の配線編集機能
GUI
  • デザインの解析、表示、デバッグ、修正を容易にする強力な機能
  • 論理解析とフィジカル解析のクロスリファレンス機能
  • クロックツリー合成のスキュー、レイテンシー解析機能
  • 階層的なクロックツリー・ブラウザ
  • パワーネットワーク解析(PNA)機能
  • ワースト・ネガティブスラック(WNS)、配線混雑度、セル密度、スキャン、リーク・パワー、ダイナミック・パワー、総消費電力などのビジュアル・マップ
  • クリティカル・エリア解析(CAA)機能
  • フィジカル・データの高速解析、編集機能
製造性の考慮
  • 最新の設計ルールを完全サポート
  • ソフトルールをサポート
  • クリティカル・エリア解析(CAA)機能
  • グローバル配線、トラック・アサインメント、および詳細配線時のワイヤ・スプレッディング/ワイドニングによるクリティカル・エリア最適化
  • タイミングドリブン・マルチパターン・ビアの自動選択
  • スタッガード・メタルフィル
  • リソグラフィ・フレンドリな配線機能
  • IC Validatorのフィジカル検証テクノロジを活用した"インデザイン"フローの高速処理により、正確なメタルフィルとDRCの自動修正を実現
デザイン・プランニング
  • コンカレント階層デザイン
  • 階層およびフラット・デザインに対応した完全なデザイン・プランニング・ソリューション
  • 設計初期段階での解析およびフィージビリティ検討機能
  • 数百万インスタンス規模のデザインに対応
  • MTCMOSサポートによる完全な多電源設計フローのサポート
  • パワーネットワーク解析(Power Network Analysis=PNA)、パワーネットワーク合成(Power Network Synthesis=PNS)、およびパワーパッド合成機能
  • テンプレートベースのPNSにより複雑なP/G構造の取り扱いを容易化
  • タイミングドリブンの自動マクロ配置
  • データ・フロー・アナライザ(DFA)機能によるフロアプランの向上
  • 完全なフリップチップ・デザイン・フローのサポート
DFT
  • フィジカルに分割および最適化が施されたスキャンチェーンにより、予測可能なタイミング収束を実現
  • scanDEFインターフェイスを用いてDFT CompilerおよびDFT MAXの機能をサポートすることにより、フィジカル・テスト最適化フローを実現

インターフェイス

ライブラリ・インターフェイス
  • 機能、タイミング、および設計ルール制約条件を含むLIB合成ライブラリの読み込み
  • テクノロジおよびセルのアウトラインを記述するMilkyway(MWY)フィジカル・ライブラリの読み込み
  • Milkywayデータ・プレパレーション、テクノロジ・ファイル(TF)フォーマットによるLEFの読み込み

入力
  • Verilogネットリスト
  • SDC、DEF、SPEF、SBPF、ALF、TLUPlus
  • フロアプランの作成および修正用のユーザーレベル・コマンドの提供

出力
  • Verilogネットリスト
  • SDC、DEF、SPEF、SBPF
  • GDSII
  • OASIS

ユーザー・インターフェイス
  • TclまたはGUIベースのユーザー・インターフェイス
  • Design Compilerの全レポートに物理情報を追加。追加されたレポートとコマンド群により、レイアウト解析と、ライブラリ/入力ファイル間の一貫性チェックを実現

サポート・プラットフォーム
IC Compilerは主要なハードウェア・プラットフォームをサポート

IC Compilerは、現在提供されている最も包括的なフィジカル・インプリメンテーション・ソリューションです。 特定のテクノロジ・ニーズに関する詳細情報については、最寄りのシノプシス・アカウント・チームにお問い合わせいただくか、www.synopsys.comにアクセスしてください。



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