Synplify Pro 

FPGAインプリメンテーション用ロジック・シンセシス 

Synplicity FPGA設計ソリューション・ファミリに含まれるSynplify Proは、高性能でコスト効率に優れたFPGAデザインを実現する業界標準のFPGAシンセシス・ソフトウェアです。高い抽象度で最適化を実行してからRTLコードを特定のFPGAロジックに合成する画期的なBehavior Extracting Synthesis Technology(BEST)により、異なるFPGA間での最適化が改善され、極めて大規模なデザインも高速に処理できます。

Synplify Proは、SystemVerilogやVHDL 2008を含め、最新のVHDLやVerilog言語をサポートしています。また、1つのRTLと制約条件をソースとしてActel、Altera、Lattice Semiconductor、SiliconBlue、Xilinxなど数多くのベンダのFPGAアーキテクチャをターゲットに論理合成できます。このほか、統一された使いやすいインターフェイス、インクリメンタル・シンセシス、高速なインクリメンタルFPGAデバッグなどの特長もあります。

PDFSynplify ProおよびSynplify Premierのデータシート

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Synplify Pro

Synplify Proには次のようなロジック・シンセシス機能が含まれます。
  • インクリメンタル・フロー(ブロックベース、ボトムアップなど)による再合成において一貫した合成結果
  • 絶対的な安全性が要求されるデザイン向けの検証性/トレース性の高い機能およびDO-254準拠
  • Safe FSM (Finite state machines)機能やカスタム・エラーの特定/修正により信頼性の高いデザインを実現
  • 自動コンパイルポイントを使用したインクリメンタルフローにより、QoRを保持しつつ合成時間を短縮(最短1/4)
  • スクリプト化やTcl/findにより、合成/デバッグ/レポートのカスタマイズや自動化を支援
  • Achronix、Altera、Lattice、Microsemi、Xilinxの各社のFPGAデバイス・アーキテクチャ向けに最適なタイミングとエリアで実装
  • 階層設計フローにより、複数の設計開発チームによる並列作業、地理的に離れたチームによる分散作業が可能
  • 包括的な言語サポート(Verilog, VHDL, SystemVerilog, VHDL 2008)、言語混在デザインのサポート
  • FSM CompilerおよびFSM ExplorerによるFSMの自動抽出と最適化
  • グラフィカルなステートマシン・ビューアによるFSMの状態遷移図表示やデバッグ
  • メモリーやDSPの自動推論とインプリメンテーションにより最適なQoR(エリア、消費電力、タイミング)を実現
  • インクリメンタルなスタティック・タイミング解析により、例外タイミング制約等を変更した後の解析を再合成なしに実行可能
  • HDL Analystのグラフィカル回路図ビューアにより、デザインの解析・問題箇所の切り分け・ファンクションやタイミング解析をインタラクティブに実行可能

HDL Analyst
HDL Analystはインタラクティブなグラフィカル解析/デバッグ・ツールで、VerilogまたはVHDLコードの内容を即座に把握できます。HDL Analystではクリティカル・パス解析や効率的な制約条件の設定が行えるほか、RTL、ソースコード、ネットリスト、RTL回路図、ネットリスト回路図、タイミング・レポート間でクロスプローブも実行できます。

HDL AnalystはSynplify Proに標準で内蔵されています。



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