Synplify Premier 

高度なFPGAデザインとFPGAベース・プロトタイプのインプリメンテーションを高速化 

シノプシスFPGA設計ソリューション・ファミリーのSynplify Premierは、FPGAインプリメンテーションやデバッグ環境として業界で最も高い生産性を実現します。業界標準のFPGA論理合成ツール Synplify Proのすべての機能に加え、Synplify Premierには、最短期間でデザインのFPGAデバイス実装とデバッグを実行し、デザインの信頼性を向上し、FPGAベース・プロトタイピングの自動化を可能にする機能が搭載されています。

PDFSynplify ProおよびSynplify Premierのデータシート

PDF高信頼性アプリケーション案内

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Synplify Premier

Synplify ProにはないSynplify Premier独自の高度なFPGA設計機能には次のものがあります。
  • ASICデザインをFPGAベース・プロトタイプに実装する際の自動化機能(ネットリスト・エディタ、Tclスクリプト・サポート、Synopsys Design Constraintサポート、ゲーテッド・クロック生成、DesignWare IP合成機能など)
  • シノプシスDesignWare®IPとの統合により、FPGAベース・プロトタイプを使用したASIC検証に対応
  • "Fast Synthesis"モードにより合成時間が1/4に短縮
  • 1回の実行で複数エラーをレポートする”Continue on Error”により、設計効率化
  • TMR, フォールトトレラント(自己修復形)FSM、RAMのECC(エラー訂正)などのHigh Reliability機能
  • Identify RTL Debuggerと波形ビューアにより、複雑なトリガをRTL上で設定し、オンボードFPGAのデバッグ(RTLとインプリメンテーション間のチェック)を実行
  • HDL Analyst回路図ビューアで、VCSでのシミュレーション結果やIdentifyデバッガを表示してデバッグが可能
  • 正確なタイミング相関を保ち、タイミング収束および配線混雑の削減を実現

各ツールの詳細な機能比較はSynplify機能比較表をご参照ください。



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