Synphony Model Compiler 

モデルベースの高位合成 


図1: Synphony Model Compilerでは、高抽象度のアルゴリズム記述から
FPGAやASIC、プロトタイプ、検証フローまでの工程を自動化し、開発期間を短縮します。

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短時間で効率的にモデルを作成
モデルによってアルゴリズムの動作を極めて高い抽象度で簡潔に表現できるため、アルゴリズムの設計と検討にはモデリング環境が広く利用されています。これらの環境では、さまざまな分野のデザインに対する洗練された入力、シミュレーション、解析ツールを利用できます。しかしASIC/FPGAインプリメンテーション・ツールを使用するには設計意図を等価なRTLに変換しなければなりません。従来、この作業にはRTLへの再コーディングや再検証が必要となり、非常に長い時間がかかる上、ミスも混入しやすいという問題点が指摘されていました。Synphony Model Compilerでは、簡単な操作でSimulink/MATLABモデルベースの設計環境からESL(Electronic System Level)のアルゴリズム表現を自動で合成できるため、こうした問題を解消できます。

1つのモデルを元にアーキテクチャの最適化/探求/検証を実行
Synphony Model Compilerでは、1つのモデルからいくつものアーキテクチャのトレードオフを短期間で検討でき、複数のアーキテクチャ選択肢やターゲット・テクノロジ間で検証の一貫性が維持されるため、エラーや開発リスクを抑えられます。ユーザーがターゲット・デバイスとアーキテクチャ制約条件を指定すると、HLSエンジンはIPブロックを含むすべての階層のシステム全体を対象に、パイプライニング、スケジューリング、バインディング最適化を実行し、マルチレベルで自動的に最適化を行います。またSynphony Model Compilerには、FPGAであればSynplify Premier、ASICであればDesign Compilerを利用して高度なテクノロジ・キャラクタライズを実行する機能もあります。この機能によって正確なタイミング見積もりが得られると、さまざまなFPGAやASICをターゲットにしてデバイス固有の最適化を行えます。最も重要なのは、FPGAベース・プロトタイピングやアーキテクチャ検討、ASICインプリメンテーションなどターゲットの種類にかかわらず、設計プロジェクトの全工程を通じて検証の信頼性が向上するという点です。

C出力による早期ソフトウェア開発とシステム・バリデーションの迅速化
現在のシステム・モデリングや検証環境では、システム・バリデーションと機能検証用のモデル作成が困難で作業に多くの時間がかかるが大きな課題となっています。Synphony Model Compilerは、極めて効率的なモデリング・フローとC出力モデル生成を組み合わせて、この問題を解決しています。SynphonyのHLSエンジンからは、最適化されたRTLに加え、柔軟で高性能な固定小数点ANSI-Cモデルも生成され、これをバーチャル・プロトタイプで使用してソフトウェア開発を早期に開始したり、幅広い種類のシステム・シミュレーション環境で使用したりできます。

Synphony Model Compilerは、これらの機能を業界で初めて1つの環境に統合し、シノプシスのFPGAインプリメンテーション・フローASICインプリメンテーション・フローFPGAベース・プロトタイピング検証フローを組み合わせた完全な統合型ソリューションをサポートしています。

信頼性の向上とTime-to-Marketの短縮
Synphony Model Compilerには、アルゴリズム・コンセプトのバリデーションを設計サイクルの極めて早期段階で実行できる、機能レベルやシステムレベルの問題をいち早く発見できる、設計空間を短時間で探索してトレードオフを決定できるといった利点があります。Synphony Model Compilerでは、高い抽象度からのフローが今まで以上に自動化されるため、システム設計者やアルゴリズム設計者は上記の利点をより有効に活用でき、ASICとFPGAプロジェクトの信頼性とTime-to-Marketも大幅に改善されます。

機能利点
合成可能な高抽象度の固定小数点IPモデル・ライブラリ
  • 固定小数点モデルを一から書き起こす作業が不要
  • 高い抽象度により検証期間を短縮
  • 結果に対する高い制御性
高位合成による最適化と変換
  • システム全体のパイプライン挿入スケジューリングとソース共有を自動化
  • IPを考慮したマイクロ・アーキテクチャ最適化
  • アーキテクチャ・レベルでの自動リタイミングとパイプライニング
  • 面積最適化の自動スケジューリング
  • ターゲットFPGA/ASICを考慮した最適化
ASICフローとの統合
  • Design Complier用のRTL制約条件とスクリプトを自動生成
  • Design Compilerを使用した高度なタイミング見積もり
  • 動作速度、面積、消費電力などアーキテクチャのトレードオフを短期間で検討
FPGAフローとの統合
  • Synplify Pro/Synplify Premier用のRTL制約条件とスクリプトを自動生成
  • Synplify Pro/Synplify Premierを使用した高度なタイミング見積もり
  • ハードウェア乗算器、MAC、加算器、メモリー、シフト・レジスタなど高度なFPGAへのリソース・マッピングを最適化
RTLテストベンチ生成
  • VCSでのRTL検証用テスト・ベクタとスクリプトを自動生成
ソフトウェア開発やシステム・バリデーション用のCモデル生成
  • Cベース検証用モデルを短時間で生成
  • バーチャル・プロトタイプを使用した早期ソフトウェア開発



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