Identify RTL Debugger 

RTLデバッグを自動化し、FPGAベースのプロトタイピング・フローにシミュレータなみの可観測性を提供 

Identify RTLデバッガでは、RTLにデバッグ・ポイントを設定し、インプリメンテーション済みハードウェアを動作させてRTLでデバッグを行えます。Identifyではインシステムのスティミュラスを使用してシミュレーション感覚でFPGAハードウェアをデバッグでき、その処理速度は通常のシミュレータをはるかにしのぎます。

Identify RTLデバッガでは、サンプル・トリガの指定、デザイン内でのグラフィカルなナビゲーション、RTL内でプローブとして使用する信号へのマーキングなどが行えます。シンセシスの結果はRTLソースコードに重ねて表示したりアノテーションを行えるほか、Identify RTLデバッガまたは他社製の波形ビューアでも表示できます。これによりRTLとインプリメンテーションの等価性が確保され、FPGAデザインの正しい動作が保証されます。インクリメンタルな配置配線により、設計イタレーションも短時間で完了します。

Identify
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Identify RTLデバッガには、FPGA設計を強力に支援する次のような機能が用意されています。
  • 最先端のFPGAデザインに対するデバッグ・ポイントの設定とデバッグをRTLソースコードから実行
  • デザインの特定の動作シナリオを表示したり回路内の特定ノードをプローブできる高度なトリガ作成機能
  • フルスピードで動作させながらデザイン内部の観測が可能
  • インクリメンタルな「デバッグ/修正」フロー
  • デバッグ結果をRTLに重ね合わせて表示することも、波形ビューアで確認することも可能
  • Actel、Altera、Xilinxのデバイスをサポート



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