3D-IC設計ソリューション 

3D-ICのイノベーションを加速 

3D-IC実装技術は、従来のトランジスタ集積技術を補完するテクノロジであり、複数のダイを垂直に積層する、あるいはシリコン・インターポーザ上に水平に並べる("2.5D")ことによって、より高いトランジスタ集積度を実現します。 3D-ICは、シリコン貫通電極(TSV:Through-Silicon Via)技術を用いて実現します。TSVは、これまで複数のチップやウェハーを積み重ねる際に使われてきたワイヤ・ボンディング手法に変わる実装技術として注目を集めています。TSVによってダイ間の接続本数が大幅に増加し、1チップの面積増加要因を削減でき、消費電力を低減させることができます。

 
  • 配線シミュレーション
  • 配線の電気特性、ストレス、信頼性の解析ツール 

Sentaurus Interconnect
設計データベースとプロセス・レシピを利用して、3D構造の配線ストレスと信頼性を解析

  • Test Automation
  • 業界随一の包括的なテスト・ソリューション 

DFTMAX
アダプティブ・スキャンによる圧縮でコスト効率の高いDSMテストを実現
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  • メモリー・テスト/リペアIP
  • STAR(Self-Test and Repair )Memory Systemソリューション  

DesignWare STAR Memory System
包括的で統合されたテスト、リペア、診断ソリューション
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  • フィジカル・インプリメンテーション
  • 次世代のフィジカル・デザイン・ソリューション 

IC Compiler II
10倍のスループットとより高いQoRを実現するネットリストからGDSIIまでのインプリメンテーション・システム
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IC Compiler
主流および先端プロセスの配置配線システム
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  • カスタム・インプリメンテーション
  • 最先端のカスタム・インプリメンテーション 

Custom Designer SE
カスタム・スケマティック・エディタ
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Custom Designer LE
カスタム・レイアウト・エディタ
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Custom Designer SDL
カスタム設計のスケマティック・ドリブン・レイアウト
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  • フィジカル検証
  • 包括的なフィジカル検証 

IC Validator
45nm以下に対応する“インデザイン”フィジカル検証ソリューション
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  • サインオフ
  • 包括的な業界標準サインオフ・ソリューション 

PrimeRail
配置/配線エンジニア向けの “インデザイン”レール解析
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StarRC Ultra
業界をリードするデジタルおよびカスタム設計向け寄生抽出
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  • 回路シミュレーション
  • AMS検証に対応する性能、精度、容量 

HSPICE
卓越したシミュレーションと解析アルゴリズムを有するファウンドリ認証済みデバイスモデルを提供する高精度な業界標準ツール
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CustomSim
HSIM、NanoSim、XAという業界最高レベルのエンジンを1つの回路シミュレーション・ソリューションに統合
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主な特長
  • シノプシスは多岐にわたるICインプリメンテーション・ツールや回路シミュレータをはじめとする包括的な3D-IC設計向けEDAソリューションを提供
  • 3D-ICの実装技術により、これまで以上に高いシステム性能、小型化、低消費電力を実現
  • 従来のトランジスタ集積技術を補完し、複数のダイを垂直に積層する、あるいはシリコン・インターポーザ上に水平に並べる(2.5D)ことによって、より高いトランジスタ集積度を実現
  • 大規模なデバイスの高い歩留りと信頼性を実現する革新的な方法

設計の課題
従来のモノリシックICと比べ、シリコン貫通電極(TSV:Through-Silicon Via)技術およびシリコン・インターポーザ技術を用いて複数ダイを積層する3D-IC実装技術は、大規模なデバイスの高い歩留りと信頼性を実現する革新的な方法です。

3D-IC実装技術は、従来のトランジスタ集積技術を補完するテクノロジであり、複数のダイを垂直に積層する、あるいはシリコン・インターポーザ上に水平に並べる("2.5D")ことによって、より高いトランジスタ集積度を実現します。 3D-ICは、TSV技術を用いて実現します。TSVは、これまで複数のチップやウェハーを積み重ねる際に使われてきたワイヤ・ボンディング手法に変わる実装技術として注目を集めています。TSVによってダイ間の接続本数が大幅に増加し、1チップの面積増加要因を削減でき、消費電力を低減させることができます。

シノプシスの3D-ICソリューションは半導体デバイス・レベルからの対策を起点としています。 複数ダイの積層は、熱膨張率(CTE)が異なる様々なマテリアルを接合して実装されます。 温度が変化した場合、この熱膨張率の差がマテリアルにストレスを与え、シリコンのゆがみを引き起こし、トランジスタの性能に悪影響を与えます。 さらに、TSVや微小バンプなどのはんだバンプは、それらが形成される場所の周辺部分に常にストレスを与え続ける存在になります。 シノプシスのTCADツール Sentaurus Interconnectは、こうした熱/物理効果を解析しダイ間を接合するTSVをモデル化することにより、トランジスタの性能と信頼性を最適化することができます。 ファウンドリに代表される半導体製造企業は、このモデリング結果を用いて3D-IC実装に固有のデザインルールを策定し、製造性と信頼性を確保することができます。