新機能概要 

チップ面積と開発期間を削減する新機能を搭載したDesign Compiler最新バージョン 


  • あらゆるプロセス・ノードで面積と消費電力を10%削減
  • RTL解析ならびにクロス・プロービング機能により、短期間でのデバッグと高品質なデザイン・データ作成を実現
  • 設計初期段階での配線密集箇所の特定と最適化により設計収束までの期間を短縮

シノプシスのGalaxyデザイン・プラットフォームの基幹ツール Design Compilerファミリーの2013.12バージョンがリリースされました。この最新バージョンがご提供する革新的な新機能により、チップの面積とリーク電流を10%削減し、より短期間でのデザイン・デバッグと設計収束が可能になります。

Design Compiler 2013.12は、どのプロセス・ノードでも、タイミング品質に影響を与えることなく面積を10%削減できる最適化機能(モノトニック面積最適化機能)を搭載しています。既存のネットリストか新規のデザインか、またフィジカル設計情報が用意されているかいないかを問いません。この面積最適化機能と新しい配線密集最適化機能の組み合わせにより、ダイサイズを大幅に削減し、他の設計指標に影響を及ぼすことなく容易に設計を収束させることができるようになります。

新しいRTL解析機能は、回路図(スケマティック)、タイミング・レポート/ヒストグラム、配線密集/フィジカルデザイン表示などの各種デザイン情報とRTLソース・コードとのクロス・プロービング機能もご提供します。また、その後の設計フローで配線混雑の原因となりうるタイミング・パスやRTL構造を、論理レベルで解析/レポートします。こうした機能により、ユーザーはタイミングや配線密集の問題を引き起こす可能性のある部分を早期に特定し、より高品質なRTLをより早い段階で完成できるようになります。

さらに、新しい消費電力最適化機能が、リーク電流を引き起こし易いセルをRTL合成期間中に削減するため、リーク電流を10%削減し、リーク電流の発生を予見し易くなります。また業界標準のUPF(Unified Power Format)をサポートしているため、RTLデザインの検討期間はもちろん、全ての設計段階を通じてもともとのローパワー設計意図を堅持したまま設計を進めることができます。以下は、シノプシス デザイン・グループ マーケティング担当副社長のBijan Kianiのコメントです。「ダイサイズと設計期間の削減は、最新のプロセス・ノードを使うか、それ以前のノードでデザインするかに関らず、依然としてお客様の重要な設計課題です。今回の面積/消費電力削減、RTL解析機能といった最新テクノロジにより、お客様各社は市場競争力を高めことができるようになります。同時に、世界中の設計者から選ばれる最良の合成テクノロジとしてのDesign Compilerの地位も確固たるものになりました」

シノプシスのDesign Compilerファミリーは、RTL合成とテスト設計テクノロジを提供する完全なソリューションにより設計生産性を最大限に高めます。Design Compiler Graphicalには、最先端の最適化機能と、配置配線ツール IC Compilerと共通のテクノロジが組み込まれているため、最も難易度の高いデザインであっても業界最高水準の設計品質を実現できます。またDesign Compiler Graphicalを使えば、RTL設計者でも配線混雑の発生する可能性を予測し、発生箇所を視覚化し、状況を緩和する策を講じることができ、さらにフィジカル設計に入る前の段階でフロアプランの検討を進めることが可能になります。さらに、Design Compiler Graphicalは、先に実行した結果を処理ガイダンスとしてIC Compilerに渡すことができるため、論理合成後とフィジカル設計後のタイミングならびに面積の相関性を高めることができ、配置実行時間を短縮することができます。Design Compiler Graphicalは、タイミング/面積/消費電力/テスト設計をコンカレントに実行するDC Ultraのテクノロジをベースに、トポグラフィカル・テクノロジを追加することにより、開発コスト増加の原因となる設計のやり直しを削減します。

Design Compilerファミリーの最新製品となるDC Explorerは、設計初期段階でのRTL検討/フロアプラン検討を可能にし、論理合成と配置配線のプロセスを早めることができます。また、高品質な製造テストと製造可能なシリコン実現への最速かつもっともコスト効率の高いソリューションを提供する合成ベース・テスト設計、論理等価性検証を実行するFormalityもDesign Compilerファミリーの一部です。

Design Compilerファミリーは、業界最高水準かつ実チップ開発実績の豊富な設計ソリューションであり、高い設計結果予測性を維持しながら最短期間で実行できるRTL to GDSⅡフローです。

詳細情報はこちら
http://www.synopsys.com/Tools/Implementation/RTLSynthesis/Pages/default.aspx