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Design Compiler トポグラフィカル・テクノロジ: 論理合成結果の予測性と生産性を向上

Synopsys, Inc. プロダクトマーケティング・マネージャ Priti Vijayvargiya

レイアウト後の回路タイミング、面積、消費電力、テスト容易性を高精度に予測することによって、コスト高につくシンセシス-レイアウト間の繰り返し作業を回避して開発期間の短縮を可能にするDesign Compiler Ultra トポグラフィカル・テクノロジについてご説明します。

産業界は効率化のために離合集散します。どちらの方向に進むかは、統合と専門化のどちらがコストを最大限に削減できるか(またはその他の事情?製品化期間やキラー機能など)によって決まります。半導体産業は専門化の道を歩み、価値の向上、差別化、コスト削減、またはその 他の優位性を実現するため、自動設計ソフトウェア(EDA)、専門ファウンドリ(IC工場など)、SIP(シリコンIP)、パッケージング、販売に分化し ました。この強力な流れは、専門化によって効率化をもたらし、さまざまな関連産業を作り出し、半導体産業の状況を変えてきました。しかし、新たな市場動向はこれを変えつつあります。いわば、分化(ディスアグリゲーション)からの180度転換です。

ワイヤーロード・モデル不要
合成ブロックの大規模化とジオメトリの微細化により、遅延全体に占めるネット遅延の割合が支配的になりつつあります。平均ブロックサイズが10K~50Kゲート程度であったときは、ブロックサイズが小さく、ネット長が比較的短かったため、統計情報に基づくネット・キャパシタンスの予測が容易でした。そのため、ワイヤーロード・モデル、およびファンアウトに基づく平均ネット・キャパシタンスの見積もりが一般的に使用されていました。

現在、合成ブロックサイズは数十万から数百万ゲートになり、統計情報に基づいてネット・キャパシタンスを見積ることは非常に困難です。このため、RTL合成後の結果がフィジカル・インプリメンテーションの結果と整合しないという、回路タイミングと面積の相関性の問題が生じています。配置/配線作業では不適切なRTL合成結果をスタートポイントとするため、フィジカル設計の困難さはさらに増大します。

より大規模で複雑な設計に対応するためには、RTL設計の段階から実レイアウト後の回路タイミングや面積、消費電力を正確に予測することが重要になっています。フィジカル設計との相関性が低いと、設計の繰り返し作業を増加させ、プロジェクトの進行に悪影響を及ぼす可能性があります。

通常、過度に楽観的に設定した制約条件で合成を行うと、フィジカル設計で回路タイミングや消費電力などの要求された性能を満たせなくなります。その場合は、RTL設計に戻り、設計の問題点を修正してから再合成を行うしかありません。また、最初にタイミングを過剰制約することによって過度に悲観的な見積もりを設定した場合、合成プロセスでは要求を必要以上に満たしたセルが選択されてしまい、面積が増加します。これをレイアウトで修正することはできないので、この問題を解決するにはやはり合成全体をやり直す必要があります。

トポグラフィカル・テクノロジの機能
DC Ultraのトポグラフィカル・テクノロジは、シノプシスのクラス最高レベルのフィジカル・インプリメンテーション技術を利用して、合成エンジン内部で高精度なタイミング予測を実行することにより、最終的なフィジカル設計との極めて良好な相関性を実現します。

トポグラフィカル・テクノロジは、合成時のワイヤーロード・モデルへの依存を排除し、代わりにバーチャル・レイアウトを用いて正確な回路タイミング予測を行います。トポグラフィカル・テクノロジは、デザインの実際のトポグラフィを認識することにより、ネット・キャパシタンスを高精度に予測し、合成プロセスの進捗に伴ってその値を連続的に更新します。DC Ultraの重要機能であるトポグラフィカル・テクノロジは、回路タイミング、面積、消費電力、テスト容易性をはじめとするあらゆる設計目標の高精度な見積もりによって合成プロセスを制御します。さらに、トポグラフィカル・テクノロジには、クロックツリー合成後の消費電力 (リークパワーとダイナミックパワー) を高精度に予測するための仮想クロックツリー合成技術が組み込まれています。RTL設計者はトポグラフィカル・テクノロジを利用して、合成段階から実設計の問題に集中し、より高い生産性を達成することができます。トポグラフィカル・テクノロジは、フィジカル設計の専門知識や従来のRTL合成手法の変更を必要としません。このため、導入も容易です。さらに、シノプシスのフィジカル・インプリメンテーション・ツールと共通のテクノロジを使用しているため、収束性の高いRTL to GDSIIフローが保証されます。

配置/配線の密集度の緩和とスキャンチェーンの配線容易性の向上
合成における従来のスキャンオーダリング法は、インスタンス名の英数字順に基づいています。この方法では、スキャン配線長を最小限に抑え、配線の混雑を回避するために、レイアウト時にスキャンチェーンのリオーダリングが必要です。ただしこれは、さらに複雑なDFT回路がスキャン圧縮回路に使用されている場合は特に、論理合成と実レイアウト後の回路タイミング、消費電力、面積の相関性を低下させる恐れがあります。

トポグラフィカル・テクノロジでは、仮想レイアウト情報を使用してDC Ultraにおけるオリジナルのスキャンチェーンのオーダリングを制御することにより、必要なリオーダリングを最小限に抑え、相関性を保ちます。また、基本スキャン、マルチモード・スキャン、シノプシスのワンパス・テスト合成ソリューション DFT Compiler MAXのアダプティブ・スキャン・テクノロジをすべてサポートします。

フロアプランニングとの緊密な統合
RTL合成とフィジカル・インプリメンテーションとの相関性を向上させる機能として、デザイン・フロアプランの複数のフィジカル制約を読み込むことができます。フィジカル制約には、コア・エリア、ポート位置、マクロ位置、配置禁止領域などに関する情報が含まれます。これらの情報はオプションで、多数のマクロを含む複雑なフロアプランの場合にのみ必要です。これらの情報を利用して、回路タイミング、消費電力、テスト、および面積の相関性をさらに向上させることができます。

Galaxyデザイン・プラットフォーム
Galaxyデザイン・プラットフォームは、先進のLSI設計を可能にする、クラス最高レベルのツール群によるオープンな統合デザイン・インプリメンテーション・プラットフォームです。業界をリードするシノプシスのLSIインプリメンテーション・ツールとオープンなMilkywayデータベースを基盤としたGalaxyデザイン・プラットフォームは、RTLからシリコンまでの全工程に、一貫性のある回路タイミング、シグナルインテグリティ(SI)解析、共通ライブラリ、遅延計算、および制約条件を実行します。

図1:Galaxyデザイン・プラットフォーム

図1:Galaxyデザイン・プラットフォーム

トポグラフィカル・テクノロジは、フロントエンドとバックエンドの両設計チームにメリットをもたらします。RTL設計者は、フィジカル設計チームへ受け渡されるデザインがレイアウト後に回路タイミング、面積、および消費電力の仕様を満たすものと確信することができます。つまり、バックエンドの設計者によって検出される問題は、特別な注意が必要な本当の問題に限られる可能性が高くなります。バックエンドの設計チームにとっては、レイアウトに向けての円滑な処理を可能にする高品質なネットリストでフィジカル設計を開始できることになります。

DC Ultraには、トポグラフィカル・テクノロジのほかにも、幅広いデザインで最高の合成結果品質を実現するための総合的な先進機能が組み込まれています。たとえば、先進の回路タイミング/面積最適化、革新的データパス最適化アルゴリズム、強力なクリティカルパス合成、有限ステートマシン抽出/最適化、組合せ回路前後でのレジスタの移動による回路タイミング改善 (レジスタ・リタイミング) などがあります。

ベンチマーク結果
トポグラフィカル・テクノロジの効果は、その発表以来、多数の最先端デザインで実証されてきました。幅広いデザインでのベンチマーク解析により、回路タイミング、面積、消費電力の優れた相関性が立証されました。図2 は、DC Ultraトポグラフィカル・テクノロジによる、合成結果とポストレイアウト・デザインの回路タイミング、面積、および消費電力の相関性の比較です。トポグラフィカル・テクノロジは、多数の設計でRTL合成とフィジカル・インプリメンテーションとの一貫した相関性の向上を示しています。

直線上のドットは、厳密な相関性を示しています。

図2.DC Ultraを用いた場合のレイアウト後の回路タイミング、面積、消費電力の相関性
図2.DC Ultraを用いた場合のレイアウト後の回路タイミング、面積、消費電力の相関性
図2.DC Ultraを用いた場合のレイアウト後の回路タイミング、面積、消費電力の相関性

図2.DC Ultraを用いた場合のレイアウト後の回路タイミング、面積、消費電力の相関性

NVIDIA社
当社では、DC Ultraのトポグラフィカル・テクノロジはより優れた合成手法だと実感しています。フィジカル・インプリメンテーション結果との相関性が高く、合成ツールとフィジカル設計ツール間でのデザインのやり直しを削減できるからです。トポグラフィカル・テクノロジは、容易に我々のデザインフローに組み込むことができ、配置完了後のデザインとの回路タイミングと面積の誤差が3~6%以内という高い相関性を実現できます。付け加えて、このテクノロジにより配置・配線の密集度を緩和できます。DC Ultra 2005.09バージョンでは、これらの機能はさらに改善されており、我々は次世代のデザインにこのテクノロジを活用する事に決めました。

NVIDIA社 ハードウェア・エンジニアリング ディレクター Dan Smith 氏

ARM社
ARMパートナー各社は、設計生産性を向上するための方策を求め続けています。シノプシスのトポグラフィカル・テクノロジは、まさにそれを実現してくれました。複数のコアにおいて、DC Ultraトポグラフィカル・テクノロジによって生成される結果とレイアウト後の回路タイミングと面積の相関性誤差は一貫して5%以内です。また、DC Ultraトポグラフィカル・テクノロジはGalaxyデザイン・プラットフォームに組み込まれているので、当社のリファレンス・フローへの統合が非常に容易でした。

SGI社
トポグラフィカル・テクノロジは、予測性の高いフローを実現できる非常に効果的な技術だと実感しました。トポグラフィカル・テクノロジにより、当社のRTL設計者は、フィジカル・インプリメンテーション以前に設計の問題を特定して修正することができました。DC Ultraの先進の最適化機能と結びついた、高精度な結果と予測可能性は、当社のRTL設計者が90nmプロセス・テクノロジの合成に必要としていた技術です

SGI社デザイン・マネージャ Gary Benzschawel 氏

まとめ
トポグラフィカル・テクノロジは、フロントエンドとバックエンドの両設計チームの生産性を向上させる、DC Ultraの重要な機能です。また、トポグラフィカル・テクノロジの高度な予測機能により、合成時の制約条件を過剰に設定する必要がなくなるため、結果品質をさらに向上できます。DC Ultraのトポグラフィカル・テクノロジは、論理合成の段階でレイアウト後の回路タイミング、消費電力、面積、およびテスト容易性を正確に予測し、開発コスト増加要因となる論理合成工程とレイアウト工程の繰り返し作業を削減することによって開発期間を短縮します。トポグラフィカル・テクノロジにより、RTL設計者は早い段階でレイアウト後の問題を視覚化し、論理合成の段階で対処することができます。トポグラフィカル・テクノロジはシノプシスのクラス最高レベルのフィジカル・インプリメンテーション技術を利用して、合成エンジン内部での高精度な回路タイミングおよび面積の予測を実行します。その結果RTL設計者は、あらかじめフィジカル設計結果を最善に考慮した設計を行い、設計期間を大幅に短縮することができます。