ウェビナーのご案内

◆◆◆ 各種ウェビナー ◆◆◆

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RTLからサインオフまでSoCのグリッチパワーを最適化、正確に解析　NEW!

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グリッチを特定し、それがどの程度の余分な消費電力を使うかを明らかにするには、セル・ディレイとワイヤー・ディレイに特に注意を払う必要があります。より早期に、またより頻繁に解析をするために、RTLからサインオフまでの全フローを通じてのフィジカルとタイミングに考慮したグリッチパワー解析が必要です。このウェビナーでは、SoC設計者が直面するグリッチパワーの問題点、および初期グリッチパワー解析と最終的なサインオフレベル解析との相関を密に取るテクノロジをご説明します。SoC設計者は次のような手法を学ぶことができます。

• どのネットにグリッチがいくつあるかを特定する
• グリッチの長さと消費電力に基づき、深刻度を理解、ランクづけするためのデータをふるい分ける
• グリッチ削除、パワーリカバリの方法。グリッチを考慮したインプリメンテーション、ECO、IRドロップ解析へとハンドオフする重要なウィンドウを特定する

 

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　https://www.synopsys.com/cgi-bin/imp/videos/reg1.cgi?file=optimize-soc-glitch-power-rtl-signoff

 

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＜Synopsys × Samsung＞ 

高速で正確なシリコン診断と歩留まり解析　NEW!

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シリコンの歩留まりを改善するには、シリコン不良について詳細に理解する必要があります。不良解析のテクノロジと手法は、製造のコストパフォーマンスを上げるのに必要不可欠です。サムスンとシノプシスは、ウェハー上の複数の不良に対する高度な診断ソリューションについて協力し、将来を見据えた故障解析の手法を可能にしてきました。このウェビナーでは、シリコン診断の最新の技術情報と、その応用についてご覧になれます。レイアウト・アウェア、セル・アウェアや、TestMAX（以前のTetraMAX）ATPG、TestMAX　DiagnosisおよびYield Explorerを組み合わせた量産テスト診断について、ご紹介します。

 

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　https://readytalk.webcasts.com/starthere.jsp?ei=1319643&tp_key=d5072cff9c&sti=web

 

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Fusion Compilerに組み込まれたIC Validatorで先端ノード・ブロックのフィジカル・サインオフ　NEW!

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フィジカル検証ツールIC ValidatorはシノプシスのFusion Design Platform内のRTL-to-GDSIIソリューションFusion Compiler™と、配置配線システムIC Compiler™ IIにシームレスに統合されています。この統合されたフュージョン・テクノロジは、サインオフ品質の解析と自動修正をインプリメンテーション環境内で可能とし、製造過程へ向けて設計収束を加速します。

このウェビナーでは、7nm、5nm以下の先端ノードでのブロックのサインオフを“インデザイン”フィジカル検証を用いて加速する方法を解説します。インタラクティブかつサインオフ品質のDRCチェックであるLive DRC機能、設計の弱点を素早く特定するExplorer DRC機能、メタルフィル・アウェアのタイミング収束、ECOフローのためのDRCチェックとメタルフィルのベストプラクティスを含む最新の機能を中心にご紹介します。

 

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　https://readytalk.webcasts.com/starthere.jsp?ei=1326074&tp_key=250e325046&sti=web

 

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＜Synopsys × Rockley Photonics＞ 

シリコンフォトニクス設計のための効率的なフィジカル検証　NEW!

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シリコン・フォトニクスは、コンピューティングおよび通信市場で爆発的に拡大するデータ量とネットワーク・トラフィックに対応するための確実なソリューションです。フォトニクスIC回路の設計フローは、フィジカル検証にとって難関です。フォトニクスICが効率的に機能するには、なめらかなカーブ状の設計要素がレイアウトに含まれるためです。非マンハッタン形状を従来のDRC方法で検証すれば、疑似エラーが多数発生し、デバッグが不可能となります。

 

このウェビナーでは、フォトニクスICのDRCとLVS検証に関するこの問題点を議論し、IC ValidatorによりフォトニクスICの独特のレイアウトと設計スタイルを解析する新しい手法をご紹介します。IC Validatorが設計期間を短縮し、テープアウトの確実性を飛躍的に高めます。

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　https://readytalk.webcasts.com/starthere.jsp?ei=1319126&tp_key=ffa06a2d56&sti=web

 

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機能安全性検証の問題を早期に低コストで解決

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車載システムには、ISO 26262基準に規定される非常に厳しい安全性が要求されます。目標のASIL（Automotive Safety Integrity Level）を達成するには、面積とコストの代償を最小限に抑えつつ、冗長構造をいくつ作るべきかという問題に設計者は遭遇します。その調査を終えるのが遅くなると、設計を変更する余地がなくなります。

 

このウェビナーでは、シノプシスのTestMAX FuSaが、RTLであれゲートレベルであれ、いかに設計フローの初期に静的解析を導入して単一障害点メトリック（SPFM: Single Point Fault Metric)や診断カバレッジなどのISO 26262のメトリックスを算出するかをご紹介します。TestMAX FuSaは、機能安全面で不具合を起こす可能性の高いモジュールを設計の中から特定し、目標のASILに達するガイダンスを提供します。またこのウェビナーでは、同じ静的アプローチが故障モードの分布(FMD: Failure Mode Distribution)を計算するのに利用され、故障モード影響診断解析（FMEDA： Failure Modes Effects and Diagnostic Analysis）のためにより正確な情報を与えることを解説します。

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　https://readytalk.webcasts.com/starthere.jsp?ei=1320572&tp_key=7c9fa20513&sti=web

    

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＜Synopsys × Samsung＞

マシンラーニングを用いたインプリメンテーションで次世代SoC設計を実現　

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人工知能（AI）がすべてのマーケットセグメントで飛躍的な成長を続けている昨今、より高集積度で、速く、エネルギー効率のよいチップを設計する需要は以前にも増して大きくなっています。

これに対応してチップ設計者は、先端プロセスの複雑さと厳しいスケジュールの中で、パフォーマンス、パワー、面積（PPA）の限界を広げる努力をしています。設計ツールとメソドロジーの側も、プロセスと設計に関するチャレンジに取り組みつつPPA利益と生産性を上げるために、たゆみないイノベーションが不可欠となっています。

 

このような現実の中、マシンラーニングはEDA開発者にとって、今日の厳しい半導体設計環境へのソリューションを提供する新しい武器として、力強いテクノロジとなってきています。このウェビナーでは、シノプシスとサムスン社がデジタル設計の各側面にわたるマシンラーニング（ML）技術の可能性を紹介し、いかにML駆動のエンジンが限界を打ち破る結果を提供しているかをご紹介します。

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　https://readytalk.webcasts.com/starthere.jsp?ei=1318071&tp_key=33f3eea1a9&sti=web

 

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＜Custom Design Family＞ アナログミックスドシグナル設計で信頼性のチャレンジに取り組む　

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このウェビナーでは、アナログミックスドシグナル設計においていかにシノプシスのCustom Design Platformが信頼性へのニーズに応えるかをご紹介します。

特に下記にフォーカスしてご説明します。

• フォルトシミュレーション、寄生、モンテカルロ、EMIR、エイジング、シグナルインテグリティなど、アナログ設計ライフサイクルにおけるあらゆる角度からの信頼性要求について学ぶ
• イタレーションを減らし、アナログ設計の収束を早める効率的なデザインとレイアウトの協調をいかにして得るかを学ぶ

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　https://readytalk.webcasts.com/starthere.jsp?ei=1318696&tp_key=aed3435d61&sti=web　

 

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<Arteris IP社 事例> RTL ArchitectでNoC IPを検証、コンフィグレーション

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先端テクノロジーノードが複雑になるにつれ、SoC設計者がフィジカル・インプリメンテーションの技巧のみでPPAを向上することは難しくなりつつあります。出発地点であるRTLの品質が今まで以上に重要になってきています。高度に最適化されたRTLへのニーズは、特に大規模SoCで頻繁に使われる再利用可能なIPブロックで顕著です。

Arteris IP社は、コンフィグレーションの高度な柔軟性と最適化を備えたインターコネクトIPであるFlexNoCを始めとするネットワークオンチップ（NoC）通信用の半導体IPを提供する大手プロバイダーです。本ウェビナーはシノプシスとArteris IP社の共同セッションです。Arterisの販売するRTL IPが市場のニーズを満たすために、シノプシスのRTL Architectがいかに役立っているかをご紹介します。また顧客の設計の特徴を生かすために、RTL ArchitectがいかにIPを最適に構成するかをご紹介します。

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　https://readytalk.webcasts.com/starthere.jsp?ei=1311981&tp_key=5e64380a50&sti=web

 

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<Fusion Compiler> 新プレースメント・ガイディング技術により、最先端Arm🄬コアで最適なPPAを達成

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高性能コンピューティング（HPC）設計のPPAを最適なレベルに達成するためには、固有のデータフローとロジック親和性を理解して作業することが重要です。しかし、初期のフィジカル合成のパス検索時には、フロアプランが頻繁に変わるため、このデータフローを尊重し最適化するのは面倒で時間がかかる作業です。

このウェビナーでは、まずArm社が最新の市場に対応するべく開発したHPCコア製品の概要を説明します。次にシノプシスのArm Solutions Group (ASG)の開発者が、Fusion Compilerの配置テクノロジの最新技術である「プレイスメント・アトラクション」を詳細にご説明します。この技術が配置エンジンを最適な効果にガイドし、ユーザのArmコア設計を”Simply Better PPT™”へ導きつつ、設計者の効率性を向上する事例をご紹介します。

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　https://readytalk.webcasts.com/starthere.jsp?ei=1310690&tp_key=caa8c2ad4f&sti=web

 

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＜PrimeTime / PrimeECO＞ 今日のデザイン課題に応える最新のタイミング・サインオフ

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設計の複雑度が急速に増す中、新たなサインオフの課題が生まれ、PPAゴールを予想通りに達成することが困難になってきました。プロセスノードの微細化、設計規模の増大に伴い、コーナー数やモード数が指数関数的に増え、タイミング・サインオフにかかる時間が増えています。また、設計規模拡大のため、多大なコンピュータ・リソースが必要です。

このウェビナーでは、新たな課題に対応するタイミング・サインオフ技術の重要な進歩をご紹介します。タイミングの精度を最大化し、パフォーマンスと容量のボトルネックを飛躍的に軽減してタイミング・サインオフの生産性を上げる技術をご覧ください。特に、ECO収束が設計期間の半分を占める状況において、いかにECOの最新技術が進化しているかをご紹介します。

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＜NXP社との共同プレゼンテーション＞ RTL-to-GDSIIの効率的な機能安全性インプリメンテーション

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車載チップのための機能安全性(FuSa)設計には、アルファ粒子などから生じるランダムなソフトエラーによる欠陥を防ぎ、信頼性を確保するために、TMR(トリプルモード・リダンダンシー)フリップフロップや、DCLS(デュアルコア・ロックステップ)など、機能複製の構造が必要です。このような機能複製の構造は、通常スクリプトかマニュアルでインプリメンテーションの段階で挿入されますが、NXP社の場合もそうでした。SoCの機能増大によりいくつものTRMが必要となり、ランタイムが格段に長くなるだけでなく、数多くのルールやISO26262準拠をチェックする複雑な作業が発生し、インプリメンテーションをさらに困難にしています。

シノプシスは、ISO26262に準拠したTMR挿入を含む、包括的でネイティブなFuSaインプリメンテーションのソリューションを開発しました。本プレゼンテーションでは、NXP社のスクリプトベースのアプローチと、シノプシスのネイティブソリューションで達成された結果を比較します。また、DCLSやフェイル・セイフのための有限ステートマシーンなど、その他のネイティブな安全性メカニズム実装について、ソリューションの概要をご紹介します。

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　https://readytalk.webcasts.com/starthere.jsp?ei=1304841&tp_key=a94204c88e&sti=web

 

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RedHawk Analysis Fusionで実現するIRドロップならびにパワーインテグリティ問題の予防と回避

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RedHawk Analysis Fusionは、IC Compiler IIおよびFusion Compilerを用いたサインオフ・ドリブン設計フローにより、設計段階の早期に短期間でデザイン収束を実現します。

設計者は、設計フローの早期にサインオフ精度の静的および動的IRドロップ解析の両方を使って、消費電力/性能/面積を犠牲にすることなく信頼性を確保できます。エンドツーエンドの消費電力/レール整合性解析フローは、デザインの初期化、パワー・ネットワーク合成、配置、クロックツリー合成、ポストクロックならびに配線後の最適化、パワーグリッド拡張、ECOまで広範囲に対応しています。本ウェビナーでは、フィジカル設計チームの生産性と消費電力/性能/エリア最適化に大きなメリットをもたらす、RedHawk-SC統合による、包括的なブロックレベルのサインオフ精度、堅牢な最適化手法、スループット向上についてご説明します。RedHawk Analysis Fusionを採用し、実際に最先端プロセス・ノードで複数のテープアウトを実現されたお客様の事例についてもご紹介します。

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　https://www.synopsys.com/implementation-and-signoff/resources/webinars/prevent-eliminate-ir-drop.html

 

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最先端プロセス・ノードのデジタル設計のサインオフにおける堅牢なデザインの実現

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本ウェビナーでは、インターコネクトの観点から、最先端プロセス・ノードで発生する階層物理設計の課題に取り組む、StarRCをはじめとしたシノプシスの製品群が提供する最新設計手法についてご説明します。

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　https://www.synopsys.com/cgi-bin/imp/videos/reg1.cgi?file=achieving-design-robustness-in-signoff