VC Formal Learning Series

第5回は終了いたしました。次回の開催は日程が決定次第、本サイトにてご案内します。

 

VC Formalの様々な使用方法・適用事例を通じ、VC Formal Appsのご理解を深めていただくための無償トレーニングコースです。

毎回トピックを絞り込み、VC FormalのAppsをご紹介いたします。

フォーマル検証のエキスパートによるVC Formal Appの多彩な機能の解説はもちろん、実際にツールに触れていただくLab(演習)や、Q&Aの時間もご用意しております。

 

ご興味のあるトピックの回を選択してご参加いだだけます。この機会をぜひお見逃しなく!

 

第5回:  Formal Verification and the Methods of Formal Signoff

 

フォーマル検証におけるサインオフフローを紹介し、ディスカッションを行います。
本トレーニングでは、機能仕様からアサーションを抽出し、フォーマル検証を行った後、Formal Core と FTA を使用して、検証品質を計測します。これらにより、設計をサインオフできる指標が得られることを体験していただけます。

 

【受講対象となる方】

・Verilog-HDLおよび SVA (System Verilog Assertion) の基礎を理解していること

・DUT を検証するための アサーション、アサンプションおよびカバレッジを記述できること

・VC Formal FPV 経験者

 

【 日 時 】 2020年1月30日(木)  10:00-18:00 (受付開始 9:30~)

     日本シノプシス合同会社 東京本社(二子玉川オフィス)
     東京都世田谷区玉川2-21-1 二子玉川ライズ・オフィス 15F (地図) 
     * 東急田園都市線/大井町線 二子玉川駅より徒歩1分

 

【 参加費 】無料

 

【アジェンダ】

 10:00 Formal Verification Friendly SVA

 11:00 VC Formal FPV Basics  (1)

 12:00 Lunch Break  (お弁当をご用意しております)

 13:00 VC Formal FPV Basics (2) / Lab

 15:00 Coffee Break

 15:15 VC Formal Signoff / Lab

 17:30 まとめ / 質疑応答 (18:00 終了予定)

 

【 講 師 】 Sai Karthik Madabhushi (Synopsys, Inc.) / 上田 淳 (日本シノプシス)

 

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終了したトレーニング :

第4回: Exploring RTL and Assertion - Navigator     

 

【 日 時 】  2019年10月15日(火)  10:00-17:00

【 講 師 】 渡口 和信 / 上田 淳 (日本シノプシス)

 

第3回: Registered the Value Correct - Formal Register Verification (FRV) 

 

【 日 時 】  2019年6月18日(火)  13:00-16:30

【 講 師 】  Sai Karthik Madabhushi (Synopsys, Inc.) / 上田 淳 (日本シノプシス)

 

第2回: More than Logically Equal - Sequential Equivalence Checking (SEQ)

 

【 日 時 】  2019年3月26日(火) 13:00-16:30

【 講 師 】  Sai Karthik Madabhushi (Synopsys, Inc.) / 上田 淳 (日本シノプシス)

 

第1回: Reduce Months to Days - Formal Connectivity Checking (CC) at SoC and IP Levels 

 

【 日 時 】  2019年1月16日(水)  13:00-17:30

【 講 師 】  上田 淳 (日本シノプシス)、Sai Karthik Madabhushi (Synopsys Inc.,)