TCAD / S-Litho Seminar 2018

~半導体デバイス設計/製造に必須なSentaurus TCAD及びSentaurus Lithographyのユーザー様活用事例と最新動向をご紹介!

本セミナーの軸となるユーザー様事例発表により、製品開発におけるTCAD/S-Lithoの実際の適用事例をお聴きいただく絶好の機会になると考えております。

また、シノプシス本社からシリコン・エンジニアリング技術部門の最高責任者を招聘し、Sentaurus TCAD/S-Lithoの最新情報もご紹介します。

 

ご参加は無料です。是非この機会にご来場ください。

 

日時 / 場所

2018年10月12日(金) セミナー 13:00~17:50 (受付開始 12:30)  パーティ 18:00~20:00
東京コンファレンスセンター・品川  4F 

東京都港区港南 1-9-36 アレア品川  TEL: 03-6717-7000(地図)  
* JR品川駅港南口(東口)から 徒歩2分 

お申込


ご好評につき、満席となりましたため、ご登録の受付を締め切らせていただきました。

アジェンダ

時 間 内 容
12:30 受付開始
13:00

TCAD技術の最新動向

Synopsys, Inc.
Vice President, Engineering, Silicon Engineering Group
Terry Ma

半導体ビジネスの世界的な動向を俯瞰した上で、シノプシスのシミュレーション技術がご提供するトータル・ソリューションをご紹介します。

特にSentaurus TCADの新機能については、「Atom to System」というキーワードで開発を進めている新技術を中心に、具体的な事例とともに最新情報をご提供します。

13:30

S-Litho技術の最新動向

日本シノプシス合同会社
技術本部 シリコン・エンジニアリング・グループ
シニアマネージャーアプリケーションエンジニア
田岡 弘展

More than Moore、先端デバイスのいずれにおいても、ニーズと技術の多様化によりプロセス・デバイス開発でのリソグラフィ・シミュレーション(sim)の重要性が増しています。

本セッションではSentaurus Lithographyの最新情報に加え、近年特に重要となっているレジストsim (厚膜、ネガ現像、EUV) / エッチング考慮sim / 新しいマスク3D 高速simの応用例、および機械学習の本分野への応用例をご紹介します。

14:00

休憩

14:10

S-Lithoを用いた先端EUVレジスト材料・プロセスの開発事例  

東京エレクトロン株式会社
CTSPS BU
プリンシパル/チーフサイエンティスト 永原 誠司 様

半導体デバイスの量産用微細加工技術としてEUVリソグラフィが用いられようとしています。本講演では、シノプシス社のリソグラフィ・シミュレータS-LithoをEUVレジスト材料・プロセス開発へ活用した事例をご紹介します。例として、新規プロセスを用いる光増感化学増幅型レジスト(PSCARTM)のモデル化と特性最適化結果をご紹介します。

14:40

TCADを用いた半導体デバイスと回路動作の解析

国立大学法人筑波大学
数理物質系物理工学域
教授 只野 博 様

新しいパワー半導体デバイスとしてSiCやGaNデバイスの研究開発が盛んに行われています。これらのデバイスはいくつかの優れた特徴を有しますが、パワー変換回路に適用するためには、その使い方を含めた動作解析が必要となります。この動作には複雑な要因が関連するため、まずは理想的な状態での解析・分析が必要です。この観点からTCADを用いて実施したSiCパワー半導体デバイスの現象解析の事例をご報告します。

15:10

ホットキャリアによるLDMOSのオフリーク電流増加現象と対策方法

東芝デバイス&ストレージ株式会社
ミックスドシグナルIC事業部
ミックスドシグナルICデバイス開発技術部
現:株式会社ジャパンセミコンダクター
参事 高橋 啓太 様

NchLDMOSのホットキャリア試験において、ある時間からオフリーク電流が急激に上昇する劣化現象が観測されました。この現象によりICの消費電流増加や信頼性低下を招く可能性があるため、LDMOSの構造変更によってオフリーク電流の劣化の対策を行い改善効果を確認しました。本報告ではオフリーク電流の劣化を対策したLDMOS構造を紹介すると共に、オフリーク電流の劣化改善のメカニズムについてTCADシミュレーションの結果を用いてご説明します。

15:40

休憩

15:50

Si IGBTのターンオンスイッチング動作中のデバイス内部状態のTCADによる解析

富士電機株式会社
電子デバイス事業本部 開発統括部
デバイス開発部 IGBT課
伊倉 巧裕 様

代表的なパワー半導体デバイスであるSi IGBTのターンオンスイッチング時のコレクタ電流時間変化率dIc/dtの制御性を向上するため、スイッチング動作中のデバイス内部状態をTCADにより解析した事例をご紹介します。デバイス内部のゲート周辺の電位がdIc/dtにどのように影響するか確認、その電位がどのように決まるかを解析し、考えられる対策の効果を検証するまでのTCADを用いた検討の一連の流れをご説明します。

16:20

内部スナバ構造によるスーパージャンクションMOSFETの低スイッチングノイズ化

東芝デバイス&ストレージ株式会社
ディスクリート半導体事業部
パワー半導体開発技術部
パワー半導体開発技術第二担当
主務 山下 浩明 様

スーパージャンクション構造は、高耐圧MOSFETにおいてオン抵抗と容量の大幅な削減を可能とします。しかしながら、その高速なスイッチング特性によりノイズが発生し、回路設計の負荷となる場合があります。本報告では、デバイス内部にスナバ回路を設けた構造を提案し、シミュレーションによるノイズ抑制効果の解析例、及び当構造による高効率なスイッチング特性とEMIノイズ抑制の両立を試作検証により実証した事例をご紹介します。

16:50

超低RonQgdなSiC-MOSFETの開発

株式会社デンソー
エレクトロニクス研究部
次世代パワーモジュール研究室
研究3課先端技術研究所
海老原 康裕 様

SiC はSi に比べ絶縁破壊電界が高く、SiC トレンチMOSFET においては、オフ時のゲート絶縁破壊の抑制が重要となります。本研究では、新たな電界緩和構造として“直交Deep-P 構造”を有するトレンチMOSFET を作製/評価しました。作製したチップは、オン抵抗2.04 mΩcm2、耐圧1800 V の優れた特性を示しました。また直交Deep-P 構造では、シールド効果を活用することで帰還容量の低減も可能であり、スイッチング特性の改善も確認できました。

17:20

容量付小電流UISでのIGBTの加工不良の検知性について

三菱電機株式会社
パワーデバイス製作所 デバイス開発部
主席技師長 湊 忠玄 様

微小容量をつけたUIS試験回路(C-UIS)を使うと、チップの弱い部分に時間差で選択的に電流を流せます。モジュール状態で大電流のL負荷短絡試験をせずとも、チップ状態のC-UISでウエハ・プロセス中の加工不良とチップ設計上の弱点個所とが見分けられました。ON電圧(Von)が高くなるように構造を調整すると、UIS中に跳ね上がる実力耐圧値Vavaも追随する性質を使い、両者を効率良く見分けられる事もわかりました。

UIS: Unclamped Inductive Switching

18:00

レセプション・パーティー (20:00 終了予定)

※ プログラムは変更される場合がございます。ご了承ください。