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Identify RTL Debugger
FPGAハードウェアの動作に対してシミュレータに匹敵する可観測性を提供
Identify® RTLデバッガを使用すると、RTL HDLをインストルメント化し、RTレベルのまま、ハードウェア上で実装されているFPGAを実行状態でデバッグできます。Identify FPGAデバッグ・ソフトウェアは、シミュレーション感覚で設計をハードウェアで検証し、その処理速度は通常のインシステム・シミュレータをはるかにしのぎます。
Identify RTLデバッガでは、サンプル・トリガーを指定し、グラフィカルなナビゲーションを可能にするとともに、プローブとして使用するシグナルにRTLでマーク付けを行います。合成後は、RTLソース・コードにアノテーションされ、HDL Analyst® RTL View、またはサード・パーティーの波形ビューアを使って結果を表示できます。これにより、RTLからインプリメンテーションまでの等価性と、FPGA設計の正しい動作を確実にします。
機能
- Altera、MicrosemiおよびXilinxデバイスのサポート
- RTLソース・コードから直接高度のFPGA設計をインストルメント化し、デバッグできる能力
- 高度なトリガー作成機能により、必要な設計の動作シナリオを確認し、回路内の特定のノードをプローブで調査できる
- 最高速度で運用しながら、内部設計を観察できる
- RTLソース、RTL構造ビュー、または波形ビューア上にデバッグ結果を多層表示
- デバッグ・セッション中、1つのIdentify IICEで最大8個の内部ノード・グループを選択、表示可能
- 合成および配置バイパス・オプションにより、Virtex-7/6/5 FPGAのインストルメンテーションのすばやい変更が可能
- Synopsys検証ソリューションであるVerdi3™およびSilotiと互換性があるため、FPGAベースのプロトタイプのデバッグと可視性を自動化
サンプルデータでソースコード・アノテーションを行ったIdentify Debuggerのセッション
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