PrimeRail 

供布局布线工程师使用的 In-Design 电源网格分析 

概览
PrimeRail 是 IC Compiler In-Design 电源网格分析™ 的技术基础。 In-Design 电源网格分析直接从 IC Compiler 调用,利用嵌入式 PrimeRail 分析和修复指导技术,帮助设计人员在物理实现过程中轻松执行电网验证。 如果设计人员能在设计流程早期发现和修复电压降与电迁移问题,便可消除设计流程后期发生的成本高昂的迭代。 PrimeRail 基于行业标准 PrimeTime® SI 和 StarRC™ 签核技术,提供高精度、全芯片的 SoC 静态和动态电源网格分析解决方案,可加快设计收敛。

PDF下载数据手册

IC Compiler In-Design 电源网格分析
结合 IC Compiler 的电网综合 (PNS) 和 In-Design 物理验证™ 功能,In-Design 电源网格分析可为设计人员提供最为全面的电网设计和验证解决方案。

传统的电网设计方法由独立的实现和验证工序组成,通常由不同工程师借助许多工具,在多种环境中执行,流程十分复杂。 引入先进的 SoC 设计后,此方法常常导致物理实现和签核之间出现多次迭代,给完成项目的时间安排增添了重大风险。 通过消除繁琐的数据转换,并充分利用现有工具,IC Compiler 用户目前能在物理实现流程早期确保并多次验证电网完整性,同时避免后期流片前发生意外。 设计人员通过结合使用 In-Design 电源网格分析与 IC Compiler 的电源 PNS 功能,能高效实现、优化和改进电网,显著减少过度设计。 此外,In-Design 物理验证有助于确保电网在实现设计和修正时完全遵循设计规则。 目前,IC Compiler 的 PNS 生态系统、In-Design 电源网格分析和 In-Design 物理验证,为电网设计提供了最高效且最全面的解决方案。

全芯片 SoC 静态和动态电源网格分析解决方案
PrimeRail 技术通过针对全芯片 SoC 设计的静态和动态电源网格分析,赋予设计人员极大的灵活性。 动态分析是指对设计中涉及的所有电阻、电容和电感元件,执行基于时间的精密电源网格分析;而静态分析是仅对电阻元件进行的粗略平均分析。 静态电源网格分析可大大加快运行时间,因此在物理实现流程中使用更为频繁。 设计人员可借此快速查找和修复违规问题,例如当设计发生更改时所造成的电源断开区域,连接过孔不足甚至缺失,以及电源网格低于规格的问题。 动态电源网格分析可用于进一步优化调整电网,例如,增加足够多的去耦电容,来隔离局部噪音,且不会引起过多漏电。

现今 SoC 的全面电源网格分析,要求准确而高效地创建存储器、定制 IP 和模拟模块的模型。 PrimeRail 独特而灵活的动态白盒建模 (DWM) 功能,旨在提供基于晶体管级寄生效应和电路仿真的紧凑、高精准宏模型。 设计人员可借助 CustomSim™ 和 StarRC,轻松创建 DWM 模型。 此外,在并不要求最高准确度的设计流程早期,使用无硬件仿真的精简版 DWM 建模功能可使宏模型创建速度提升 10 倍以上。

先进的低功耗设计支持
漏电功耗已成为 90nm 以下规格产品设计的严峻挑战,在移动、消费类和无线应用产品中尤为突出。 诸如多电压、动态电压缩放和 MTCMOS 电源门控开关等高级低功耗设计技术,经常用于降低漏电功耗。 不过,此类开关数量和开/关操作次数的增加,会加大电流变化梯度,进而产生高浪涌电流,加重电网完整性问题。

PrimeRail 可针对使用 MTCMOS 电源门控开关的低功耗多电压设计,进行全芯片动态电压降和 EM 分析。 在上电激活期间,它可提供精确的电源开关建模、浪涌电流和唤醒时间分析。 设计人员可利用 PrimeRail 的多模式分析,优化 MTCMOS 开关的通电次序,从而降低设计失误的风险。 此外,“假设”分析功能可简化设计权衡,能在整个设计实现流程中同时满足漏电和电压降的需求。

关键功能
  • IC Compiler In-Design 电源网格分析集成环境
    • 按钮式设置和数据完整性检查,以简化流程
    • Milkyway™ 数据库集成可消除成本高昂的工具输入和输出
    • 集成化的显示环境直接将结果与版图叠加
    • 集成化错误浏览器,带详细的报告和修复指导,可快速定位、隔离和修复潜在问题
    • 能够在整个 IC Compiler 流程中(从设计规划、布线前和布线后,到芯片完工修整)运行、分析、修复和调试
  • 与 Galaxy™ 实现平台相集成
    • 基于 PrimeTime SI 和 StarRC 签核技术
    • 内置库建模工具,可支持 Liberty™ 复合电流源 (CCS) 电源库
  • 全面的动态和静态电源网格分析
    • 电压降分析
    • 电迁移分析
    • 电网不足分析
    • 针对电源开关的浪涌电流分析
    • 去耦电容分析
    • 无激励向量和基于激励向量的动态分析
    • 对于利用多电压区域和 MTCMOS/电源门控单元的设计,进行多模式分析
    • 利用 SPICE 中的 S 参数生成频域内核模型
    • 电磁干扰 (EMI) 分析
    • 支持高速设计的同步开关噪声 (SSN) 和同步开关输出 (SSO)
    • 适用于调试和优化的“假设”分析
  • 全芯片 SoC 功能
    • 性能达到每小时 300 万个单元
    • 存储器和混合信号模块的动态建模
    • 嵌入式层次化电网寄生参数提取
    • 系统和工具包 RLC 支持
    • 精确度达到 HSPICE® 的 10% 以内

    PrimeRail
    图 1: 直接显示在 IC Compiler 中的 IR 压降图

    规格

    系统要求
    • DRAM: 512MB,建议 1GB
    • 交换空间: 512MB,建议 2GB
    • 安装盘空间: 250MB 基本安装,每个平台另需 250MB
    • 设计盘空间按照电路大小而定,建议最少 500MB
    平台支持
    • AMD64
    • AI32
    • Sun32 和 Sun64
    • SUSE32
    • SUSE64



      NewsArticlesWhite PapersWebinars