DC Ultra  

时序、面积、功耗和测试同时优化    

概览
DC Ultra™ RTL 综合解决方案实现了时序、面积、功耗和测试的同时优化,可帮助用户应对当今的设计挑战。DC Ultra 包含了创新的拓扑技术,实现了可预测的流程以更快地生成结果。拓扑技术提供与版图后结果差别在 10% 以内的时序和面积预测,帮助设计人员减少逻辑综合和物理实现之间昂贵的迭代。DC Ultra 具备的可扩展基础架构可在四核平台上将运行速度提高 2 倍。

下载中文数据手册

主要优点
  • 时序、面积、功耗和测试同时优化
  • 结果与物理实现相关联,差别在 10% 以内
  • 建立快速关键路径以清除时序瓶颈
  • 让用户更加灵活地控制设计中特定区域的优化
  • 通过集成静态时序分析、测试综合和功耗综合,实现更高效率
  • 支持多电压和多电源设计
  • 在四核计算服务器上运行速度提高 2 倍

DC Ultra 是 Synopsys RTL 综合全面解决方案的核心部分,包含 Power Compiler™、DesignWare®、PrimeTime® 和 DFTMAX™。Design Compiler Graphical 可作为 DC Ultra 的附加组件,具有一流的结果质量、拥塞预测和缓解能力、以及物理观察器和布局规划探索功能。此外,Design Compiler Graphical 还提供对 IC Compiler 的物理指导、与版图更加紧密关联的布局布线解决方案,以及更快的布局运行时间。

DC Ultra
图 1:行业最全面的综合解决方案

拓扑技术
拓扑技术无需连线负载模型即可实现与版图后时序、面积、测试和功耗的紧密关联。拓扑技术专为 RTL 设计人员设计,无需物理设计专业知识,亦无需改变逻辑综合的使用模式(图 2)。通过创新的拓扑技术可以在 DC Ultra 中预测版图中的时序和面积。RTL 设计人员可以在综合的阶段修复真正的设计问题,并生成更好的布局布线起点,减少昂贵的迭代。这大大提高了 RTL 设计人员的生产力。拓扑技术与 Galaxy™ 设计实现工具共享技术,从而最大程度减少迭代并加快物理实现。

DC Ultra
图 2:RTL 综合中的拓扑技术

先进的算法优化
对于包含数据通路的设计,DC Ultra 利用创新的数据通路优化算法,在时序、面积和功耗方面,以最快的运行时间实现更好的结果质量。DC Ultra 在您的 HDL 中识别算法树并利用进位保留算法技巧进行优化,尽量减少进位传送对性能和面积造成的影响(图 3)。借助 DC Ultra,逻辑综合用户还可以利用优秀的数据通路综合能力生成采用 DesignWare 运算组件的高度优化了的设计实现。

DC Ultra
图 3:将积之和转化为进位保留加法器 (CSA) 树

强大的关键路径综合
DC Ultra 在综合过程中利用多种优化算法实现超快关键路径时序。例如,在最初的工艺映射之后,设计尚未经过详细的门级优化。在此阶段,DC Ultra 进行积极的时序驱动重建、映射和门级优化。因此,以时序为基础的整体结构更加合理,为后续详细门级优化带来更大益处。在门级优化过程中,还将应用其他策略改善设计中关键路径的延迟。其中一项技术包含积极的逻辑复制,以减少关键路径上出现的负载(图 4)。DC Ultra 在逻辑复制的过程中着眼于更大部分的关键路径,并且可以复制许多的逻辑门以减少高扇出网线负载,从而通过负载隔离改善关键路径的时序。DC Ultra 还将自动取消关键路径上部件设计的逻辑层次,以实现更好的面积和时序。它还可以为高扇出网络加入缓冲驱动,以改善负时序裕量总量。

DC Ultra 映射算法还试图将关键时序路径中的多组单元映射为多扇入库单元,从而减少逻辑层次和单元数量,进而改善时序、面积和功耗。

DC Ultra
图 4:通过逻辑复制,DC Ultra 减少关键
路径的负载,显著改善时序

寄存器重定时
寄存器重定时可进一步改善结果质量。对于已经包含寄存器的设计,此功能可将寄存器移过逻辑边界,以最小的面积影响优化时序(图 5),从而实现时序逻辑的优化。而该功能将保持 I/O 边界。寄存器重定时还可以在单纯的组合电路中嵌入流水线寄存器,用于实现性能要求及减少面积(图 6)。寄存器重定时可以与数据通路优化算法同时使用,从而实现最快速的流水线电路。

DC Ultra
图 5:寄存器的重定时设计

DC Ultra
图 6:组合逻辑重定时

更好地控制逻辑综合代价函数的优先级和优化步骤
为了满足更高水平的时序要求,DC Ultra 提供了更精细的优化控制。DC Ultra 的默认代价函数将设计规则要求的优先级列于时序和面积约束之前。通过设定合适的优先级,设计人员可以驱动综合以使设计得到最佳结果质量 (QoR)。DC Ultra 中的编译指令可用于进一步控制优化。通过编译指令,设计人员可以改变 DC Ultra 的标准行为。例如,设计人员可能想到了一个特定结构并已将路径中的单元实例化。尽管整体结构不应改变,但是为了实现更好的时序,Design Compiler 可能需要进行单元大小尺寸调整和局部优化。对于这些优化步骤,在实现单元门大小尺寸优化时可禁用逻辑的整体构建。

DC Ultra
图 7:逻辑综合运行时间

多核基础架构
随着计算机平台多核处理器的问世,设计人员可用的处理能力也随之提高。DC Ultra 包含的可扩展基础架构可以充分利用多核计算服务器。利用优化的分布式和多线程并行方案,DC Ultra 在四核平台上的运行速度提高了 2 倍。该基础架构缩短运行时间的同时并不会影响结果质量。图 7 对比了 DC Ultra 在单核和四核机器上多个设计的运行时间。X 轴表示设计,Y 轴表示以小时为单位的运行时间。蓝色柱代表 DC Ultra 使用单核机器的运行时间,紫色柱代表相同设计使用四核机器的运行时间。从图中可以看出,DC Ultra 在四核计算服务器上的速度平均比在单核上的快 2 倍。

网表格式和接口
DC Ultra 支持所有常用行业标准格式

电路网表:
  • Verilog、SystemVerilog 和 VHDL
  • 命令脚本:dcsh、TCL

接口:
PLI、SDF、PDEF、SDC

平台:
  • IBM AIX(32 位/64 位)
  • Redhat Linux(32 位/64 位)
  • Sun Solaris(32 位/64 位)

总结
DC Ultra 包含全面算法,可以同时优化时序、面积、功耗和测试。DC Ultra 中的拓扑技术确保其结果与版图相关,减少了逻辑综合和物理实现之间的高昂迭代。



NewsArticlesDatasheetsSuccess StoriesWhite PapersWebinarsVideos