Design Compiler Graphical  

为更快的物理实现创造良好开端  

概览
在持续提供创新性综合技术的趋势下,Design Compiler® Graphical 提供了卓越的成果质量并简化流程,以获得更加快速且更加可预测的设计实现。Design Compiler Graphical 使用高级优化和准确的网络延迟建模,将布局后时序速度提高 5%。它还扩展了 DC Ultra™ 拓扑技术,为 IC Compiler 提供物理指导,将综合和布局之间的时序和面积一致性缩紧到 5%,同时将 IC Compiler 布局速度提高 1.5 倍。

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RTL 设计人员还可以在熟悉的 Design Compiler 综合环境中获得 IC Compiler 设计规划能力。设计人员可以进行假设的版图规划探索,及早识别和修复版图规划问题,从而获得最优的版图规划。此外,Design Compiler Graphical 还可以预测电路拥塞“热点”,让设计人员看到拥塞的电路区域,然后执行有针对性的综合优化,降低这些区域的拥塞程度。这样有助于 RTL 设计人员避免在详细布线阶段出现的布线拥塞问题。

为了加速综合过程,Design Compiler Graphical 采用可扩展的多核基础架构,显著提高在多核计算服务器上的运行速度,可使用四核来产生 2 倍的速度提升。RTL 设计人员也可以同时分析并优化多角多模的设计,大幅削减设计开发的时间和成本。

图 1:Design Compiler Graphical
图 1:Design Compiler Graphical

主要优点
  • 通过高级优化,使时序 QoR 提升 5%
  • 为 IC Compiler 提供物理指导,将时序、面积和功耗的一致性缩紧到 5% 以内,并将布局速度提高 1.5 倍
  • 准确的拥塞预测和拥塞驱动的优化,消除综合和物理实现之间成本昂贵的迭代
  • 早期物理可视性和调试有助于在物理实现之前发现版图问题
  • 版图规划探索可加快设计收敛,以便获得最佳版图规划
  • 在四核计算服务器上将运行速度提高 2 倍
  • 并行多角多模 (MCMM) 综合

高级优化提供卓越的时序成果质量
并行互联线之间的耦合电容和金属布线层的电阻值等物理效应会对设计延迟产生显著影响,因此在综合时要将这些因素考虑进来。Design Compiler Graphical 利用与 IC Compiler 共享的技术,将这些物理效应考虑在内,获得卓越的成果质量。Design Compiler Graphical 的创新优化搭配布局布线技术,使高性能设计的时序速度提高 5%。布线层敏感的缓冲器插入和基于时序的增量布局优化等高级技术推动成果质量进一步改善。

为 IC Compiler 提供物理指导
随着设计采用的几何体越来越小、复杂程度越来越高,RTL 设计人员需要综合和版图成果之间的关联更为紧密。

Design Compiler Graphical 扩展了 DC Ultra 中的拓扑技术,为 IC compiler 创建物理指导,简化实现流程,并将 IC Compiler 布局运行速度提高 1.5 倍。综合时的物理优化有助于为物理实现提供了一个良好开端,并准确对小几何尺寸下的效应建模,将综合的时序和面积控制在版图的 5% 之内。

图 2 和图 3 从不同方面说明了使用物理指导后,跨多个设计的时序和面积一致性的改进情况。X 轴代表设计,Y 轴代表综合和布局成果之间的差量。蓝色柱(左边)表示未传达物理指导时综合和版图之间的差量。紫色柱表示采用物理指导技术后同样设计的差量。从这些图表中可以看出,Design Compiler Graphical 为 IC Compiler 提供物理指导后,结果始终在 5% 以内。图 4 表示使用物理指导技术后,布局运行时间的改善情况。X 轴代表设计,Y 轴代表运行时间,单位为小时。蓝色柱表示未采用物理指导时 IC Compiler 的布局运行时间,紫色柱表示使用物理指导后 IC Compliler 的布局运行时间。如图所示,当使用了 Design Compiler Graphical 传达的物理指导后,IC Compliler 的布局运行速度更快,平均提高 1.5 倍。

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图 2:时序一致性

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图 3:面积一致性

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图 4:IC Compiler 的布局运行时间

综合时准确的拥塞预测和拥塞驱动的优化
布线某一设计所需的资源(路径)超过可用资源时便会出现布线拥塞。随着芯片上承载的功能越来越多,拥塞问题使设计布线非常困难。布局布线阶段,设计人员会采用各种技术来缓解拥塞。这些技术包括改变版图规划(如端口或者宏单元位置)、改变门级利用率目标、添加布局留空区等。在布局布线阶段进行这些改变很费时,并且可能导致进度延期。此外,这些技术有可能会不起作用,设计人员只能重新返回至 RTL,重新编码 RTL 源代码来清除造成拥塞的设计特性。这些方案均不是最佳方案,它们可能会导致进度延期、设计目标无法达成,并且导致成本增加。

Design Compiler Graphical 包含了 Synopsys 的虚拟全局布线技术,方便设计人员预测 RTL 综合期间的布线拥塞。设计人员可利用这种技术识别和修复设计问题以缓解布线拥塞,消除综合和物理实现之间成本昂贵的迭代,以便达成设计目标,加速布局布线流程。

Design Compiler Graphical 可自动优化 RTL,缓解布线拥塞。Design Compiler Graphical 采用专门的优化技术,生成适合布线的网表拓扑,从而缓解拥塞区域高度拥塞的结构和线路交叉状况。通过智能地选择易于布线的网表结构,Design Compiler Graphical 可以生成一个网表,作为物理实现的良好开端,以便快速完成布局布线。

图 5A 显示的是 Design Compiler Graphical 预测的拥塞图。图中的颜色分布代表设计的相对可布线性,大量集中的白色、红色区域表示高度拥塞,蓝色区域表示拥塞程度最低。图 5B 显示的是优化布局布线设计以缓解拥塞后,IC Compiler 中的拥塞图。显然,Design Compiler Graphical 可以在 RTL 综合期间识别出设计中高度拥塞的区域,从而为设计人员提供该设计在布局布线阶段的可布线能力的宝贵信息。

图 6A 显示的是图 5A 所突显的同一设计的拥塞特性。图 6B 显示的是此设计使用 Design Compiler Graphical 进行优化、缓解拥塞后的情况。从图中可以明显看出,拥塞优化技术显著降低了综合时的布线拥塞程度,如图 6C 所示,优化后的设计在 IC Compiler 中布局后拥塞程度降到最低至几乎没有的程度。Design Compiler Graphical 在考虑到用于综合的基本单元的拥塞特性之后,自动优化了设计,将布线拥塞程度降到最低。

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图 5:Design Compiler Graphical 成果

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图 6:Design Compiler Graphical 和 IC Compiler 拥塞图

早期物理可视性
Design Compiler Graphical 包括一个物理查看器,RTL 设计人员可用其在综合期间查看设计的版图拥塞情况,如图 7 所示。与版图布局相关的布线拥塞(例如宏单元摆放或者端口位置)无法在综合时自动优化。这些拥塞问题只能通过改变版图布局来解决。使用 Design Compiler Graphical 的物理查看器,设计人员可以识别导致时序违规或者拥塞“热点”的版图布局问题,例如次优的宏或者端口位置,此外,设计人员还可以使用版图布局探索功能(稍后阐述)采取纠正措施,在布局布线之前缓解拥塞问题。

这些交互式的可视化功能还包括将拥塞图中的可疑物理单元交叉突出映射到网表中,如图 8 所示。这样有助于设计人员轻松隔离有问题的时序路径并在 RTL 综合期间进行必要变更。

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图 7:在 Design Compiler Graphical 中交互式分析拥塞图

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图 8:Design Compiler Graphical 物理视图

版图规划探索用于加快设计收敛
以往,如需更改设计版图规划,RTL 设计人员必须请求物理设计团队的同事调整版图规划,这样会导致团队之间的迭代往复工作。设计人员顶着巨大的市场投放压力,急需能够减少迭代往复的解决方案。Design Compiler Graphical 让 RTL 设计人员从熟悉的综合环境中访问 IC Compiler 设计规划功能。

现在,RTL 设计人员在发现设计问题(如由版图规划特性导致的布线拥塞或者时序违规)后,可以修改版图规划,并使用更新后的版图规划来重新综合设计,且所有操作均无需离开综合环境。IC Compiler 设计规划菜单已经简化,RTL 设计人员可轻松进行简单的版图规划修改。专家级用户还可利用完整的高级版图规划功能。Design Compiler Graphical 和 IC Compiler 设计规划链接对于用户是完全透明的,无需进行任何设置或者数据转移。一旦设计人员得到了最优版图规划后,可使用新的版图规划重新综合设计,并将设计保存,以便用于接下来的物理实现工作。

图 9 显示的是从 Design Compiler Graphical 布局查看器中看到的,由于宏之间的通道非常狭窄,导致出现拥塞热点的设计版图示例。单击 Design Compiler 中的“开始设计规划”菜单选项(见图 10),打开一个已加载可编辑设计版图规划的新的 IC Compiler 设计规划窗口。只需演练几次,RTL 设计人员便可通过移动宏来消除此狭窄通道,如图 11 所示。进行版图规划编辑后,设计人员可保存版图规划(如图 12 所示)并使用更新后的版图规划来重新综合设计。如图 13 中的拥塞图所示,使用更新后的版图规划,布线拥塞情况得到缓解,设计就可以用于物理实现了。

Design Compiler Graphical 有助于 RTL 设计人员快速、高效地进行版图规划假设分析,以便确保设计无迭代地达到物理实现阶段的目标。

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图 9:Design Compiler 中识别出的布线拥塞

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图 10:综合时调用IC Compiler 设计规划功能

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图 11:版图规划编辑,解决布线拥塞

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图 12:保存版图规划更新

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图 13:消除拥塞

多核基础架构,使用 4 核运行速度能提高 2 倍
随着计算机平台多核处理器的问世,设计人员可用的处理能力也随之提高。Design Compiler Graphical 具有可扩展的基础架构,可以充分利用多核计算服务器的性能优势。Design Compiler Graphical 采用经过优化的分布式和多线程并行方案,可以在四核平台上达到2倍的运行速度。新的基础架构既能提升运行速度,又不会改变成果质量。

多模多角 (MCMM) 综合
MCMM 优化对可在多种模式(如测试模式、低能耗活动模式、待机模式等)中运行的设计非常有用。与 Unified Power Format (UPF) 的低功耗意图规范一起使用时,这种优化可以作为重要的支持技术,帮助执行动态电压和频率调节 (DVFS) 设计实现。

设计的实现必须考虑设计可以具有的所有不同运行模式。例如,单一模块可以运行在全功能、低能耗活动、待机和/或完全关闭模式中。如果没有多模式优化,则典型流程是按顺序为不同的模式(针对代表不同操作条件和约束的不同角点)执行时序优化。Design Compiler Graphical 的多模式并行优化有助于减少迭代,让多模式设计更快完成。

执行多角优化的一个主要优势是获得最小漏电结果。在 Design Compiler Graphical MCMM 优化技术产生之前,设计人员通常采用以下两种方式来优化设计:在执行时序优化的同一角点上执行漏电功耗优化,或者使用具有最差时序和最差漏电的不同角点按顺序进行漏电和时序优化。

下图(图 14)显示了 65 nm 低能耗工艺最差时序和漏电角点的效应,其中高电压角点 (1.32V) 性能最佳,但漏电最差。相反,低电压角点 (0.9V) 漏电最佳;但是,在这种环境条件下,设计的性能(或者速度)最慢。为了让设计达到最优漏电和最优性能目标,必须同时考虑这些角点情况。

此外,鉴于亚微米工艺的复杂性,最差漏电角点现在已从典型热温度 (125C),电压加压 10% 的条件 转变为通常在较冷环境中才会出现的逆温角点。Design Compiler Graphical 的 MCMM 优化可以将这些不同的工艺角点全部考虑进来,提供最佳的漏电结果,并努力将对性能的影响减到最低。对多模多角进行并行优化有助于减少前端和后端实现之间的迭代,让设计人员更快完成设计收敛。

易于接受
Design Compiler Graphical 旨在实现与当前 RTL 用法模式的无缝集成。它使用与 DC Ultra 相同的设置,同样也是面向 RTL 设计人员,不需要设计人员掌握精深的物理设计专业知识,通过在 RTL 综合阶段让设计人员在早期便看到布局布线阶段的设计特性,以实现更加明智的决策来改善生产效率。Design Compiler Graphical 的输入与采用拓扑技术的 DC Ultra 相同,详情显示如下,如图 15 所示:
  • 设计 RTL
  • 逻辑库 (db)
  • 物理库 (Milkyway™)
  • 设计限制 (SDC)
  • 最优物理限制(版图规划)

输出的是已针对时序、面积、测试、能耗和拥塞进行优化的网表,可以准确预测版图成果,随时可提交给物理实现。此外,还可以生成对 Synopsys 布局布线解决方案 IC Compiler 的物理指导,将时序和面积的一致性缩紧到 5%,同时将 IC Compiler 布局阶段的完成速度提高 1.5 倍。

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图 14:最差漏电和时序

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图 15:Design Compiler Graphical 的输入和输出

结论
Design Compiler Graphical 可以提高 RTL 设计人员的生产效率,并提供卓越的成果质量。具有准确预测、查看和缓解布线拥塞的能力,能够创建一个方便布线的网表,可大幅减少综合和物理实现之间的迭代。它让 RTL 设计人员在综合环境中执行版图规划探索,并更快实现最优版图规划的收敛。此外,它还能准确建模小几何尺寸下的效应,实现高级物理优化并生成对 IC Compiler 布局布线解决方案的物理指导,以便进一步缩紧一致性并加速物理实现。在多核计算服务器上 Design Compiler Graphical 的速度可以提高 2 倍,并能确保综合成果零偏差。此外,它还能透过并行优化多模多角的设计,更快获得最优成果。

可用性
Design Compiler Graphical 可作为 DC Ultra 的一个附加件。

如需有关 Synopsys 产品、支持服务或培训的更多信息,请访问网站:www.synopsys.com、联系您当地的销售代表或致电 650.584.5000。



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