DC Explorer  

早期 RTL 探索加快设计进度 

概览
DC Explorer 可实现早期的 RTL 探索,为 RTL 综合创造一个更好的起点并加速设计的实现。 DC Explorer 可容许不完整的设计数据、与DC Ultra(拓扑)相比,它拥有 5 到 10 倍的运行速度优势,并与其在时序和面积方面有着仅相差10%的一致性,因此能够对实现结果提供早期可见性。 设计者可以通过 DC Explorer 在设计周期初期,针对各种设计配置有效执行假设分析,从而加快高质量 RTL 和约束的开发速度,并推动更快速、更具收敛性的设计流程。 还可以生成可用于在 IC Compiler 中着手物理探索的早期网表。 通过非常简易的按键操作从 RTL 探索环境内访问 IC Compiler 设计规划,设计者可以借助 DC Explorer 在设计周期初期,轻松创建并修改布局规划。

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为赶上当今极具挑战的"千兆规模"设计进度,设计者需要一个 RTL 探索解决方案,以帮助他们在完成 RTL 和约束之前快速有效执行假设分析,从而完善设计数据并为实现流程创造一个更好的起点。 DC Explorer(图 1)为设计者提供所需的 RTL 探索能力。

DC Explorer
图 1: DC Explorer 可加速高质量 RTL 和约束的开发,从而造就更快、更具收敛性的设计流程

DC Explorer 通过在设计周期初期使用 RTL 探索,提高设计者的工作效率并降低后期出现意外项目延迟的风险。 若能够在实现之前便可以有效确定潜在的设计问题并作出改进,能够加速高质量 RTL 和约束的开发,并为 RTL 综合创造一个更好的起点。

DC Explorer 可容许不完整的设计数据,并能迅速生成网表和基于 HTML 的时序报告,设计者可据其改善自己的设计约束并确定当前的 RTL 可否满足自己的设计目标。 凭借快上 5 到 10 倍的运行速度以及时序和面积的平均结果质量 (QoR) 与 DC UltraTM(拓扑)的差别在 10% 以内的一致性,设计者可以有效地评估设计权衡并针对各种设计配置执行假设分析。 这样一来便可向综合输入更好的 RTL 和约束,不仅可以确保高收敛性的实现流程,还可以降低出现意外设计迭代的风险。

如果设计数据不完整,DC Explorer 将报告设计失配,以帮助设计者在实现之前解决数据不一致的问题。 为进一步提高工作效率,可在设计约束仍处于开发调整过程时,将 DC Explorer 生成的网表用于在 IC Compiler 中着手早期设计探索和模块可行性分析。 通过非常简易的按键操作从 RTL 探索环境内访问 IC Compiler 设计规划,从而快速确立版图布局,以便于进行早期物理探测。

主要优点
  • 早期 RTL 探索为 RTL 综合创造一个更好的起点
  • 可容许不完整的设计数据,以便更快开发高质量 RTL 和约束
  • 比 RTL 综合快上 5 到 10 倍的运行时间,便于进行有效的假设分析
  • 与 DC Ultra(拓扑)差别仅为 10% 的时序和面积的一致性,可对实现结果提供早期可见性
  • 选择性地读入物理约束,以与 DC Ultra(拓扑)建立更紧密的联系
  • 简易的按键操作访问 IC Compiler 设计规划,以成就更快的布局规划开发和探索
  • 与 DC Ultra 脚本兼容,以轻松部署到现有流程
  • 多核计算平台支持让运行时间在拥有 4 核时又快上 2 倍

早期 RTL 探索加快设计收敛
当今大型和复杂 IC 的设计数据通常取自多个来源,并且在早期发展阶段,设计模块和 IP 的一致性和完整性也参差不齐,如图 2 所示。 解决这些问题需要一定的时间,这会延迟 RTL 综合流程的开始并使设计者面临更高的后期设计迭代风险。

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图 2: RTL 和约束在设计开发的初期阶段不完整

容许不完整的设计数据
DC Explorer 具备早期 RTL 探索能力,并容许不完整和不一致的设计数据,从而有效避免此问题。 如图 3 所示,DC Explorer 可容许多种设计失配。 其中一个失配便是图 4 中所示的“RTL 模块中缺少引脚”,图中展示了一个RTL模块的例化存在模块自身中未定义的I/O。

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图 3: DC Explorer 可容许的设计失配示例

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图 4: 比引用模块拥有更多引脚的 RTL 实例化示例

DC Explorer 可确定此类问题,并生成有关设计失配的摘要列表和详细报告。 这些综合报告为设计者提供机会,以在 RTL 综合前作出更改,从而加速创造"干净的" RTL。 即使数据不完整或缺失,DC Explorer依然可继续不中断地运行整个设计和脚本,通过解析失配和悬而未决的逻辑来保留设计意图,并生成可用于在完成 RTL 前进行物理探索的网表。

早期网表及非常简单的按键操作访问布局规划以进行物理设计探索
由于 DC Explorer 能够在 RTL 完成前生成可使用的网表(DDC 或 ASCII (Verilog)),因此设计者可在流程的很早期开始探索布局规划方案、创建初步的布局规划分区并评估设计的物理可行性。 由于从常见的 Design Vision 布局查看器即可立即访问 IC Compiler 设计规划, RTL 设计者可在不离开 RTL 探索环境的情况下,创建并修改早期布局规划,并读入物理约束(图 5-6)。

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图 5: 从 DC Explorer 内部访问 IC Compiler 设计规划

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图 6: 将布图修改读入到 DC Explorer 以加强与 DC Ultra(拓扑)的时序一致性

将相同的布图用于综合,以确保 DC Explorer 与 DC Ultra(拓扑)之间的紧密时序一致性。

有效的假设分析
DC Explorer 对时序、面积、漏电功耗 (%LVT) 和动态功耗(时钟门控)执行优化的速度是 RTL 综合的 5 到 10 倍,如图 7 所示。 大型设计(图 8)如有非常快速的运行时间,则可实现有效的假设分析,以评估 RTL 和约束并确定设计是否能满足时序、面积和功耗目标。 设计者可以根据结果作出所需的更改,比如在开始实现设计之前,添加流水线级数以调节等待时间并改善时序。

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图 7: DC Explorer 比 RTL 综合快上 5 到 10 倍

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图 8: DC Explorer 的快速运行时间允许针对大型设计每天进行多次迭代

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图 9: DC Explorer 提供与 DC Ultra (拓扑)差别仅 10% 的时序一致性

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图 10: DC Explorer 提供与 DC Ultra(拓扑)差别仅 10% 的面积一致性

可对实现结果提供早期可见性
凭借与 DC Ultra(拓扑)时序和面积的平均结果质量差别在 10% 以内的一致性(图 9-10),DC Explorer 可对实现结果提供有价值的早期可见性。 可生成易于浏览的、基于 HTML 的时序报告(如图 11 所示),因此,设计者可在 RTL 综合前,将其用于迅速确定不可行的时序路径并纠正 RTL 和时序约束。

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图 11: DC Explorer 可生成 HTML 时序报告以促进有关设计可行性的早期反馈

可对时序路径进行排序,例如按最差负时序裕量排序,以立刻揭露最严重的时序问题。 可轻松,详细地去明确无效路径、多周期路径、输入到输出最大延迟和输入/输出延迟(图 11)。 然后,靠单击按钮便可生成供后续分析使用的约束。 如果在实现阶段遇到关键时序问题之前便加以确定和修正,设计者在后期可节约大量的时间。

易于采用
DC Explorer 与 Design Compiler 脚本兼容,可快速、轻松地运用到现有的综合流程。 它可利用 DC Ultra 的综合脚本,无需任何修改或调整便可完成运行。 此外,DC Explorer 中的层次化流程支持也与 DC Ultra 中的一致。 如图 12 所示,DC Explorer 中的输入包括设计 RTL、逻辑库 (db) 和设计约束 (SDC)。 布局规划约束和物理库为可选项。 如果 Milkyway™ 物理库是可获得的输入,DC Explorer 将报告物理和逻辑库之间的失配。

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图 12: DC Explorer 输入和输出

多核基础架构支持让运行时间在 4 核平台上快 2 倍
计算机平台中多核处理器的出现让设计者拥有更高的处理能力。 DC Explorer 利用多核计算服务器,让运行时间在四核的平台上快 2 倍。