IC Validator 

 

概述
IC Validator 是一种在尖端工艺节点进行 In-Design 物理验证而设计并经过验证的签核 DRC/LVS 工具。该工具提供了卓越的可扩展性,针对物理设计工程师的高度的易用性以及使得 Runset 开发更为简单的高可编程性。

IC Validator 的高性能 DRC 与 LVS 物理验证引擎通,在多个CPU下速度提升成线形关系,大大缩短了验证时间。可编程的扩展电子规则检测(EERC)增大了可靠性验证能力。

IC Validator 与 IC Compiler 及 IC Compiler II 无缝集成以进行 In-Design 物理验证。这种一流的技术通过在设计实现环境中启用独立的签核质量分析和自动修复,加快考虑可制造性的设计收敛。

主要的晶圆厂和 IDM 对 IC Validator 在成熟以及先进工艺节点上的物理签核能力进行了全面的认证。

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优势

周转时间
当前盛行的物理设计方法可描述为先实现后验证,导致设计与签核间存在耗时的多次反复。这种繁琐的流程源于在设计实现中缺乏签核质量的物理验证。在 40 nm 及更小的工艺节点下,先实现后验证的流程缓慢并且可能将收敛复杂化,因为版图修正有可能改变关键设计指标,如面积、时序和功耗。由 20 nm 及以下工艺节点带来的全新挑战(DPT 符合性)给物理设计工程师带来了前所未有的负担。

IC Validator Physical Verification Solution
IC Validator Physical Verification Solution

IC Validator 是针对 In-Design 物理验证专门设计的,将完全符合签核要求的物理验证约束引入设计阶段,而不需进行耗时的版图数据流输入和输出。使用 In-Design 物理验证,在设计周期中可更早发现 DRC 与可制造性问题,从而减少或消除后期流片前的意外。采用 In-Design 验证,可增量式检查特定的层、规则和版图的所选区域,从而缩短总体设计完成时间。在验证过程中发现的违反设计规则的情况(包括 DPT 版图限制)可以在考虑设计的全局时序和面积的环境中自动修复,这将降低更改带来的影响。此外,通常在物理验证过程中执行的芯片完成操作(如金属填充)也以 类似的方式进行。通过与 IC Compiler II 配合操作,IC Validator 的 In-Design 流程可在设计阶段执行签核质量、时序驱动的金属填充操作以及双重与三重图形分解,从而大大缩短运行时间并显著减少芯片完成阶段的反复。

高性能与可扩展性
物理验证任务的复杂性在新工艺节点上大幅度增加,在 20 nm 及以下节点上变得更为严重。为了达到物理验证在先进节点上的容量和性能要求,IC Validator 被设计成具有卓越的可扩展性并可高效利用可用硬件。

多线程:IC Validator 的多线程方法大大缩短了在现代多核 CPU 上的执行时间。

可扩展性:IC Validator 在整个分布式计算网络内提供近线性的可扩展性,在 64-CPU 网络上支持 40 倍的运行时间加速,使得在一夜之间完成大多数物理验证任务成为可能。(请参见图 1)

按需负载平衡:智能作业调度使所有芯核处于相同的忙碌状态以便使总作业完成时间减至最少。

感知可用内存的调度:IC Validator 调度程序分配作业的目的是为了避免超出单个计算机内存容量。此操作避免了当超出容量时因内存分页而产生的延迟。

图 1:IC Validator 可扩展性支持至 64 芯核及以上
图 1:IC Validator 可扩展性支持至 64 芯核及以上

采用 In-Design 物理验证提高工作效率

自动 DRC 修复 (ADR)
IC Validator 与IC Compiler II 的无缝集成启用创新的版图自动校正界面,此界面识别 DRC 违例(包括 DPT 分解违规)和启动自动修复。校正应用于 IC Compiler 以减少 DRC 和 DPT 错误,然后在 IC Validator 中进行验证。In-Design 集成使设计在整个设计实现过程中保持无违例热点成为可能,进而消除与后续验证工具间的设计反复。ADR 即找即修的紧凑循环能很快发现并修复错误,减少设计工程师介入并加快完成设计用于投片的速度。(请参见图 2)

图 2:显示启用了 IC Validator 签核 DRC 命令的 IC Compiler GUI
图 2:显示启用了 IC Validator 签核 DRC 命令的 IC Compiler GUI

基于层、基于规则和基于区域的增量式验证
为了缩短物理验证的时间,IC Validator和IC Compiler II集成启用智能增量式流程以通过将验证限制在需要验证的特定的层、规则或设计区域来消除不必要的检查。这种紧密集成提供了一个强大的工具对话框,此对话 框让用户能快速选择 DRC 检查、图形匹配或增加金属填充的规则、层以及区域大小。通过自动限制验证范围,可在设计周期早期执行更多的验证,大大降低了完整设计验证运行的次数,并缩 短得到验证结果所花的时间。(请参见图 3)

图 3:基于区域的增量式签核 DRC 分析。
图 3:基于区域的增量式签核 DRC 分析。
仅提交高亮显示区域作分析

增量式验证对 ECO 验证尤为重要,因为 ECO 通常只对很小的设计部分产生影响。使用常规流程,即使只改变所选区域或层次,关键的验证时间也会浪费在检查整个芯片上。而 In-Design 流程通过将验证范围限制在受 ECO 影响的层和区域,节省了验证时间。因此,In-Desgin 流程大大加快了验证速度。

考虑时序的填充
在先进工艺节点上,填充是保证可制造性和高良率必须的操作。但是,过度的填充会导致耦合电容增大,影响时序并引起不可预知的设计反复。IC Validator 的 In-Design 技术使得考虑时序关系影响的填充得以实现,从而防止发生上述问题。通过与 IC Validator 新颖的填充至目标的技术结合,考虑时序的填充在时序和密度之间实现了有效的平衡,用一步到位的做法取代了填充-分析方法的多次反复。

差错的可视化
为了保持高效的物理验证,快速的可视化和误差校正与快速物理验证运行时间同样重要。IC Validator 包括 IC Validator VUE 可视化工具,该工具为 DRC 与 LVS 问题、双重、立体、四维图形冲突以及制造限制图形的高效审查和纠正提供了易于使用的智能差错导航和优先化系统。通过使用 IC Validator VUE,版图工程师可以在 IC Compiler II 环境以及其他广泛应用的版图编辑器中轻易快速地浏览物理验证所发现的差错。IC Validator VUE 大大提升了物理验证工程师的生产力。

图形匹配
IC Validator 的图形匹配为图形驱动的验证有效地扩展了 IC Validator 的基于规则的签核引擎。该功能通过对比有问题的已知版图图形库快速地识别和自动纠正设计中遇到的可制造性违例热点。IC Validator 专利图形匹配技术消除了对繁复规则的需求,实现了每个图形近乎为零的额外运行时间损耗,大大加速了制造合规性的实现。

20 nm 及以下工艺节点 DRC 与 LVS 签核就绪

获晶圆厂资格认证
任何成功的物理验证解决方案都必须获得全面的晶圆厂的资格认证。IC Validator 获得了领先的晶圆厂的资格认证,在成熟工艺节点及先进、新兴工艺节点下并被其广泛应用于鳍式场效应晶体管 (finFET)、绝缘硅 (SOI) 以及传统硅工艺。

版图与原理图比较 (LVS)
IC Validator LVS 获得了晶圆厂的资格认证,提供了全面的验证和调试环境。对于任何 LVS 解决方案来说,最重要的一方面是其调试环境的能力和效率。IC Validator 的优势就在于其具有 VUE 和 Shortfinder 工具,该工具可快速、轻易地识别出文本级短路等错误以进行快速修复和重新验证。VUE 是一种图形环境,用于显示原理图与版图,并在两者之间实现交互探测,同时也是一种完善的错误管理系统。IC Validator LVS 器件提取支持先进的基于沿的技术,在该类尖端技术中,器件参数通常因器件与邻近器件距离近、LDE效应而受到影响。

填充至目标技术
IC Validator 的填充至目标技术 (FTT) 采用基于区域的参数化填充引擎。该引擎将正确的图形插入适当位置,实现了优良的平面度及平滑的填充密度,即使在宏单元周围亦如此。通过使用单程填充代替传 统的迭代式填充分析流程,该构建即正确的方法提高了良率并缩短了设计周转时间。

双重、立体、四维图形光刻技术
20 nm(及以下)工艺节点的制造通常依赖于双重图形技术 (DPT)。该技术需要将设计分解成两个重叠的版图图形。通过与领先晶圆厂和 IDM 紧密合作,IC Validator 可为双重图形开发提供全方位的支持。其自带的、基于灵活的 DPT 规则的着色(分解)引擎,支持接合规则等高级功能。通过采用 In-Design 技术,IC Validator 不仅提供签核质量分解校验功能,还具有 DPT 冲突自动修复功能(请参见图 4)。

图 4:具有签核质量的双重、立体、四维图形验证及校正对先进工艺节点至关重要
图 4:具有签核质量的双重、立体、四维图形验证及校正对先进工艺节点至关重要

基于等式的和基于属性的检查
其他复杂的半导体厂商规则可能需要可选的本地化多边形纳入标准,或需要连续函数用以作精确描述。IC Validator 提供丰富的可编程功能,可精确计算基于方程式的几何特征。例如,传统的像元组合 (binning) 对于关键区域计算来说可能太粗略了,相比之下,基于方程式的连续计算更为精确。

灵活的错误报告及分类
IC Validator 支持 DRC 处置及报告实用程序。通过该程序可作 DRC 错误宽免自定义,以及快速实现 DRC 违规分类。同时,当 DRC 保持运行时同样可以查看 DRC 错误。该方法通过启用并行调试和执行缩短了完成设计提交投片的时间。

与StarRC™ 集成
IC Validator LVS 与 Synopsys StarRC™在寄生参数提取方面有着高效的工作流程。IC Validator 支持端到端层次化寄生参数提取,最大程度地减少了物理版图平面化操作,并通过执行单流程简化了参数提取,与上一代工具的双重提取流程相比,IC Validator 的主要性能有了显著提高。

与 Galaxy Custom Compiler™ 集成
IC Validator 与 Synopsys 的全定制解决方案Custom Compiler 协同工作,可支持紧密集成的启用 DRC 和 LVS 的定制设计流程。IC Validator 和 Custom Compiler 完全支持 OpenAccess 数据库。此外,Customer Compiler 集成了 VUE 错误导航程序,可实现 DRC 和 LVS 问题的快速调试。

可靠性验证
IC Validator 除了是一个完整的物理验证平台,同时也是一个可靠性验证平台。EERC可以支持客户自定义去检查EOS/ESD/ERC 等关键内容。这个解决方案仅需要电路网表完成网表层面或NDC的检查,对于混合模式或MMC,需要提供电路网表和版图形状信息。检查电流密度和点到点的电阻。

IC Validator EERC的检查文件可以从功能强大的并被广泛采用的Python语言灵活,简单的构建。可编程的EERC文件的构建从易错,耗时的手工编辑方法转变成自动高效的可靠性验证方法。