Synplify Pro 

FPGA 逻辑综合 

作为 Synopsys FPGA 设计解决方案的一部分,Synplify Pro® FPGA 综合软件是实现高性能、高性价比的 FPGA 设计的行业标准。 其独特的行为提取综合技术 (Behavior Extracting Synthesis Technology, ®BEST™) 在将 RTL 代码综合成特定的 FPGA 逻辑之前,先进行高层次优化。 此方法可以对整个 FPGA 进行高度优化,提供更快运行时间并支持超大型设计。

Synplify Pro 软件支持最新的 VHDL 和 Verilog 语言结构,包括 SystemVerilog 和 VHDL 2008。 该软件还支持来自各种 FPGA 供应商的 FPGA 架构,包括 Altera、Lattice Semiconductor、Microsemi(前身为 Actel)、SiliconBlue 和 Xilinx,这些架构均来自一个 RTL 和约束源。 Synplify Pro 软件使用单一、易用的界面,能够执行增量综合和直观的 HDL 代码分析。

针对需要最快综合运行时间以及最高质量的时序、面积和功耗的大型设计的设计人员。 Synplify® Premier 软件能够提供 Synplify Pro 的所有功能,以及用于先进 FPGA 实现的全套工具。 除此之外,Synplify Premier 软件可以在 FPGA 和 ASIC 流程之间提供 RTL 兼容性,从而允许设计人员将他们的 ASIC RTL 源文件综合至 FPGA,以用于基于 FPGA 的原型设计。 如想获得每种工具的功能对比详情,请查看 Synplify 功能对比图

PDFSynplify Pro 和Premier 产品手册

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Synplify Pro

Synplify Pro 逻辑综合包括:
  • 基于模块的、自底而上的增量流程,确保每次运行之间的一致结果
  • 提供可验证、可追踪且可重复的流程,实现高安全性设计和 DO-254 兼容性
  • 高可靠性设计,包括安全有限状态机 (FSM) 和自定义错误检测和缓解等控制
  • 自动编译点增量式流程,在将运行时间加快 4 倍的同时保持最佳 QoR
  • 为流程自动化和可定制的综合、调试和报告提供脚本和 Tcl/Find 支持
  • 使用来自 Achronix、Altera、Lattice、Microsemi、Xilinx 的 FPGA 实现面积和时序优化结果
  • 分层团队设计流程,允许并行式和/或按地理分布的设计开发
  • 全面的语言支持,包括 Verilog、VHDL、SystemVerilog、VHDL 2008 和混合语言设计
  • FSM Compiler 和 FSM Explorer 可以从 RTL 自动提取和优化有限状态机
  • 图形化状态机查看器可以自动生成气泡图,以调试和记录 FSM
  • 自动存储器和 DSP 界面可以提供具备优化面积、功耗和时序质量结果的自动设计实现
  • 增量式静态时序分析,允许时序异常约束,结果即时可视,且无需重新综合
  • HDL Analyst 交互式图形分析和调试工具,可以进行设计诊断、问题分离和功能及性能分析



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